[0045] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0046] 请参阅图1～图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0047] 如图1所示，本实施例提供一种复合多晶硅栅MOS器件，为了便于说明，本实施例以特征尺寸为90nmMOS器件为例进行说明。所述复合多晶硅栅MOS器件包括：衬底101、所述衬底101中形成有源区102、漏区103以及位于所述源区102及漏区103之间的沟道区、第一栅介质层104、第二栅介质层105、P+型多晶硅栅106、N+型多晶硅栅107、P+型掩埋层109以及隔离层108。
[0048] 在本实施例中，所述衬底101为硅衬底，其晶体方向为<100>方向，这个方向的硅衬底可以造成较少的缺陷。该硅衬底的初始掺杂为硼离子掺杂。然后通过离子注入法，对该硅衬底硅进行沟道区的二次掺杂，以有效调节器件的阈值电压。
[0049] 所述第一栅介质层104覆盖于所述沟道区靠近源区102的第一部分表面。在本实施例中，所述第一栅介质层104为二氧化硅层，其厚度为3nm。
[0050] 第二栅介质层105覆盖于所述沟道区靠近漏区103的第二部分表面，且所述第二栅介质层105的厚度大于所述第一栅介质层104的厚度。作为示例，所述第二栅介质层105的厚度为所述第一栅介质层104的厚度的1.1～2倍。所述第二栅介质层105为二氧化硅层，该第二栅介质层105的厚度至关重要。如果加的过厚会导致D-gate对于衬底101的控制减小，从而使得驱动电流减小。如果过薄则不能有效的阻止热载流子穿过氧化层进入D-gate，从而产生栅泄漏电流，使器件损坏，在本实施例中，所述第二栅介质层105的厚度为4.5nm。
[0051] 所述P+型多晶硅栅106结合于所述第一栅介质层104表面。作为示例，所述P+型多晶硅栅106的掺杂离子为硼，其宽度为大约45nm。
[0052] N+型多晶硅栅107，结合于所述第二栅介质层105表面。作为示例，所述N+型多晶硅栅107与P+型多晶硅栅106的宽度相等，大约为45nm，所述N+型多晶硅栅107的掺杂离子为砷。
[0053] 所述P+型掩埋层109形成于所述沟道区靠近漏区103的区域，用于减小复合多晶硅栅MOS器件的关态电流。作为示例，所述P+型掩埋层109的掺杂离子为硼。
[0054] 所述隔离层108形成于所述P+型多晶硅栅106及N+型多晶硅栅107之间，可以有效阻止P型掺杂和N型掺杂产生高度补偿，使得双掺杂工艺更容易实现，更加符合器件小型化的趋势。
[0055] 如图2～图22所示，本实施例还提供一种复合多晶硅栅MOS器件的制造方法，包括步骤：
[0056] 如图2～图3所示，首先进行步骤1)，提供一衬底101，所述衬底101选用为硅衬底，其晶体方向为<100>方向，这个方向的硅衬底可以造成较少的缺陷。该硅衬底的初始掺杂为硼离子掺杂。然后通过离子注入法，对该硅衬底硅进行沟道区的二次掺杂，以有效调节器件的阈值电压。在硅衬底的两端利用淀积氧化物工艺制造浅槽隔离区201(STI)，其深度为120nm，宽度为60nm，然后于所述衬底101靠近欲制备漏区103的区域进行离子注入，形成P+型掩埋层109。
[0057] 如图2所示，具体地，形成所述P+型掩埋层109具体包括：
[0058] 步骤1-1)，提供一衬底101，于所述衬底101表面形成第一掩膜层202，并于靠近欲制备漏区103的区域打开注入窗口。
[0059] 步骤1-2)，基于所述注入窗口，通过离子注入工艺注入P型离子(硼离子)，形成P+型掩埋层109。所述P+掩埋层的位置，大小以及掺杂浓度都会影响器件的性能。例如，如果P+掩埋层位置过于靠近漏端，使得漏端的N型杂质与其P型杂质发生补偿作用，会导致器件的驱动电流急剧减小。如果其位置过于靠近P+型多晶硅栅106(S-gate)，P+掩埋层的掺杂离子将会扩散到S-gate下的沟道内，则会使器件的阈值电压受到影响，导致阈值电压增大。上述所提到的P+掩埋层的各项参数由离子注入的参数和掩膜板所开窗口位置来决定。通过重复模拟验证，当注入剂量是1E13atoms/cm2，能量是5KeV，角度是0°，所述第一掩膜层202所开的注入窗口位置靠近漏端，宽度为20nm时，所得结果最理想。
[0060] 步骤1-3)，去除所述第一掩膜层202。
[0061] 如图4～图6所示，然后进行步骤2)，于所述衬底101表面形成第一栅介质层104，并对欲制备N+型多晶硅栅107处的第一栅介质层104进行加厚，形成第二栅介质层105。
[0062] 具体地，包括：
[0063] 步骤2-1)，采用干法氧化工艺于所述硅衬底表面形成第一氧化层，作为第一栅介质层104。在本实施例中，采用干法氧化工艺时设定温度为1040℃，反应时间为0.2分钟，反应完成后生长均匀厚度为3nm。
[0064] 步骤2-2)，于所述第一氧化层表面形成氧化阻挡层203，并于欲制备N+型多晶硅栅107处打开氧化窗口。在本实施例中，所述氧化阻挡层203为氮化硅层。
[0065] 步骤2-3)，采用干法氧化工艺加厚所述氧化窗口内的第一氧化层，形成第二氧化层，作为第二栅介质层105。P+型多晶硅栅106(D-gate)的氧化层厚度至关重要，如果加的过厚会导致D-gate对于衬底101的控制减小，从而使得驱动电流减小。如果过薄则不能有效的阻止热载流子穿过氧化层进入D-gate，从而产生栅泄漏电流，使器件损坏。在本实施例中，所述第二栅介质层105的厚度为所述第一栅介质层104的厚度的1.1～2倍，具体地，所述第二氧化层的厚度为4.5nm。
[0066] 步骤2-4)，去除所述氧化阻挡层203。
[0067] 如图7～图9所示，接着进行步骤3)，分别于沟道区上方的第一栅介质层104上制作第一多晶硅204，于沟道上方的第二栅介质层105上制作第二多晶硅205，且所述第一多晶硅204及第二多晶硅205之间形成有隔离层108。
[0068] 具体地，包括：
[0069] 步骤3-1)，沉积多晶硅，采用光刻-刻蚀工艺去除多余的多晶硅，并保留沟道区上方第一栅介质层104表面的多晶硅，形成第一多晶硅204。
[0070] 步骤3-2)，沉积隔离材料，采用光刻-刻蚀工艺去除所述第二栅介质层105表面的隔离材料，并至少保留所述第一多晶硅204侧壁的隔离材料，形成隔离层108，以防止两个栅掺杂互相渗透从而导致高度补偿。
[0071] 步骤3-3)，沉积多晶硅，并采用光刻-刻蚀工艺去除多余的多晶硅，保留所述第二栅介质层105表面的多晶硅，形成第二多晶硅205。
[0072] 如图10所示，接着进行步骤4)，制作第二掩膜层，于所述第一多晶硅204靠近源区102的部分表面打开注入窗口，通过注入方向朝源区102倾斜的离子注入工艺对所述第一多晶硅204进行P型离子注入，形成P+型多晶硅栅106。
[0073] 作为示例，所述P型离子注入的倾斜角度为5～20度。具体地，所述注入窗口的宽度为20nm；离子注入硼(Boron)离子剂量为5E16atoms/cm2，能量为5KeV，角度为-14°[0074] 如图11～图12所示，接着进行步骤5)，制作第三掩膜层，于所述第二多晶硅205靠近漏区103的部分表面打开注入窗口，通过注入方向朝漏区103倾斜的离子注入工艺对所述第二多晶硅205进行N型离子注入，形成N+型多晶硅栅107。作为示例，所述N型离子注入的倾斜角度为5～15度。具体地，所述注入窗口的宽度为20nm；离子注入砷(Arsenic)离子剂量为5E16atoms/cm2，能量为10KeV，角度为10°。
[0075] 本实施例的复合多晶硅栅MOS器件于传统的DMG结构相比，能够只通过改变栅的掺杂来得到连续的功函数差值。而且DMG栅结构是通过两种不同的栅材料来起到复合栅的效果，由于栅的材料不同，使得栅与衬底101的界面处容易产生界面缺陷，从而影响器件的性能。而本发明的复合多晶硅栅结构是通过对多晶硅进行双掺杂而起到复合栅的效果，因此能够有效的减小与衬底101的界面缺陷，避免了这些界面缺陷对器件性能所带来不好的影响。
[0076] 如图13～图22所示，本实施例对复合多晶硅栅MOS器件的各项性能进行了表征。
[0077] 1)栅掺杂对器件性能的提高：
[0078] 从图13中能够明显地看到本发明的复合多晶硅栅MOS器件其Vth随S-gate浓度NA增加而增大，这是由于随着NA增加，P+型多晶硅栅106(S-gate)功函数也增加了，使得S-gate下沟道表面势降低即势垒高度升高，从而增大了。尤其当NA的值在到之间时，阈值电压从-0.8v增加到0.25v，改变的幅度超过1v。因为在这个范围内S-gate的功函数值受浓度影响最为敏感。然而，当ND从变化到时，却一直保持不变。这是由于沟道表面处势垒高度的最大值在S-gate下，改变ND并不能改变S-gate下的势垒高度，从而使得Vth并不随ND改变而变化。因此，本发明的复合多晶硅栅MOS器件的只受到S-gate浓度影响，我们可以通过改变NA来得到所需要的阈值电压。从另一方面说，N+型多晶硅栅107(D-gate)的栅氧化层厚度以及其下的沟道为器件的改进提供更多的有利空间。
[0079] 图14为当S-gate浓度NA在1E20cm-3时，本发明的复合多晶硅栅MOS器件沟道表面电势与其D-gate浓度ND的关系。由于S-gate和D-gate存在功函数差，在相同的栅压下，沟道表面载流子浓度也存在差异，从而导致沟道电势在两个栅界面处呈现阶梯分布。并且从图14中可以看到，当ND增加，电势的阶梯高度随之升高。因为ND增加导致D-gate功函数值下降，在外加电压相同的情况下，将会有更多的电压作用在D-gate下的衬底101。D-gate下沟道表面将会有更多的电子被D-gate吸引上来，从而使沟道表面势增加。而S-gate下沟道表面电子浓度没有变化，其表面势也不会发生改变。因此，D-gate下表面势与S-gate下表面势差值会越来越大，阶梯的高度上升。
[0080] 从图15中能够看到，在横坐标为45nm时，即两个栅界面的正下方，电场存在一个峰值，并且其高度随D-gate掺杂浓度ND增加而增高。由前面关于表面电势分析可知，表面电势阶梯高度随D-gate浓度ND增加而增高。表面电场由表面势求导得到，所以表面电场在表面势阶梯处存在峰值，且峰值高度随表面势阶梯高度增高而升高。
[0081] 从图16能够看到，驱动电流随着ND增加而变大。由前面分析我们知道表面电场在两栅界面处的峰值随着ND的增加升高。电子在漏端电压的控制下从源端向漏端进行漂移运动，当经过两栅界面处下方的沟道处，由于电场峰值的存在，电子将被加速。而且电场峰值越高，电子获得加速度越大，使得电子的漂移速度增加。漂移速度增大了，漏端电流自然就随之增大。因此我们可以调节ND得到需要驱动电流。
[0082] 2)关态电流研究：
[0083] 图17为当外加电压都为0v时，栅长为90nm的复合多晶硅栅MOS器件、DDPG MOSFET和传统单栅NMOSFET三种器件沟道里的电子浓度。从图17中可以看到三个器件沟道里电子浓度在靠近源端和漏端都有一个峰值，这是由于器件源端和漏端为N型掺杂，由于N型杂质向沟道里横向扩散，从而使靠近源漏处电子浓度升高。
[0084] 与单栅MOS相比较，由于DDPG其D-gate具有较低功函数值，当外加栅压Vgs＝0v，会用更多的电压作用在衬底101，有更多的电子被D-gate从衬底101吸引到沟道里，从而导致DDPG MOSFET D-gate下沟道里电子浓度要比传统单栅N型MOSFET同一位置的电子浓度大的多，从图17中可以看到。最终，这将会使器件关态电流急剧增大，如图18所示。
[0085] 本发明所提出的复合多晶硅栅MOS器件由于其添加了P+掩埋层，使其关态电流比DDPG MOSFET以及传统单栅MOSFET都要小。从图18中可以看到，本发明的复合多晶硅栅MOS器件相比于DDPG MOSFET关态电流关态电流减小了81％。
[0086] 3)栅泄漏电流研究：
[0087] 从图19中可以看到在本发明的复合多晶硅栅MOS器件和DDPG MOSFET两种器件在S-gate和D-gate界面处存在一个峰值，而NMOSFET的电场不存在峰值，这是因为前两者栅的特殊结构引起。除此之外从图中还可以看到在靠近漏端的位置即横坐标为90nm处，本发明的复合多晶硅栅MOS器件和DDPG MOSFET沟道电场都要低于NMOSFET，我们知道近漏端沟道电场越小越能够抑制热电子效应，达到减小栅泄漏电流的目的。但是与单栅NMOSFET相比，由于DDPG MOSFET D-gate功函数很低，当器件处在工作状态，外加栅压一样时，去除掉克服功函数差值的电压，将会有更大的电压加在D-gate和衬底101之间，而且此电压方向为由栅指向衬底101的竖直方向。这一竖直方向的电压将吸引更多的电子直接隧穿栅氧化层跑进D-gate里，增大栅泄漏电流。而且由于这一竖直方向电压导致电子直接隧穿进入栅而增加的栅泄漏电流要远大于因为抑制热电子效应而减小得栅泄漏电流，所以DDPG MOSFET栅泄漏电流远大于NMOSFET，从图20中可以看到。
[0088] 图20为热载流子和直接隧穿两种模型共同作用下，90nm尺寸的本发明的复合多晶硅栅MOS器件，DDPG MOSFET和NMOSFET三种器件栅泄漏电流与Vgs的关系。随着栅压Vgs增加，三种器件的栅泄漏电流都随之增加，这是由于Vgs增加，沟道表面电子浓度增加，通过层进入栅的电子数量也会随之增多，也就是说增大了。前面分析可知由于D-gate功函数较低使得DDPG MOSFET栅泄漏电流远大于NMOSFET。但是对于本发明的复合多晶硅栅MOS器件而言，由于加厚了D-gate氧化层厚度，使得电子难以直接隧穿通过D-gate氧化层进入D-gate，从而抑制了电子隧穿效应，有效地降低了隧穿效应导致的栅泄漏电流。而且从图20中可知本发明的复合多晶硅栅MOS器件近漏端沟道电场要比NMOSFTE小，能够抑制热载流子效应，则能有效减小因为热载流子效应引起的栅泄漏电流。从图20可以看到，本发明其栅泄漏电流减小了两个数量级以上。
[0089] 4)DIBL效应研究：
[0090] 随着器件尺寸不断缩小，源端与沟道形成的耗尽层和漏端与沟道形成的耗尽层越来越靠近。外加Vds会通过耗尽区对源端产生影响，使得源端电势高度下降，导致载流子会从源端出来通过沟道形成电流，使得器件的增大了。这一现象就称为DIBL效应。
[0091] 图21为以90nm尺寸为例本发明的复合多晶硅栅MOS器件，DDPG MOSFET和NMOSFET这三种器件的沟道表面势。由于本发明的复合多晶硅栅MOS器件和DDPG这两种器件是复合栅结构，使得沟道表面势在两个栅的界面处呈现阶梯分布。因此S-gate下的沟道表面势主要由S-gate控制，并且能够屏蔽D-gate的影响，从而抑制了DIBL效应。从图中还能看到与DDPG相比本发明的复合多晶硅栅MOS器件表面势在靠近漏端区域存在一个凹陷，这主要是由P+掩埋层引起的，由于这一特殊电势分布情况使得本发明的复合多晶硅栅MOS器件能够进一步抑制其DIBL效应。
[0092] 图22为本发明的复合多晶硅栅MOS器件，DDPG MOSFET和NMOSFET这三种器件的DIBL效应随栅长的变化。从图中可以看到随着器件尺寸的减小，三种器件DIBL效应都会明显增加，但是与NMOSFET相比本发明的复合多晶硅栅MOS器件和DDPG这两种器件都能很好抑制DIBL效应，而且本发明的复合多晶硅栅MOS器件抑制DIBL效应的能力比DDPG更强。因此本论文设计的本发明的复合多晶硅栅MOS器件结构在任何尺寸下都能够非常好的抑制其DIBL效应。
[0093] 如上所述，本发明提供一种复合多晶硅栅MOS器件及其制造方法，具有以下有益效果：本发明于近漏端沟道处加入了P+掩埋层和加厚了N+型多晶硅栅107的氧化层厚度，从而在保证复合栅MOS器件驱动能力优于普通单栅MOS器件的前提下，能够有效的减小了器件的关态电流和栅泄漏电流，而且对于DIBL效应有更好的抑制效果。因此，本发明能够有效的提高器件的可靠性，减小器件的消耗，从而提高集成电路的性能。本发明还公开了一种新型的复合栅工艺，本发明的栅是通过在多晶硅上进行P型和N型两种不同类型的掺杂从而形成复合栅，并且在两个栅之间制作一层隔离层108，可以有效阻止P型掺杂和N型掺杂产生高度补偿，使得双掺杂工艺更容易实现，更加符合器件小型化的趋势。本发明结构和工艺简单，实用性强，在半导体器件及制造领域具有广泛的应用前景。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0094] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
