[0016] 以下结合附图实施例对本发明作进一步详细描述。
[0017] 实施例一：如图2所示，一种基于FinFET器件的存储单元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管M7均为N型FinFET管；第一FinFET管M1和第二FinFET管M2的鳍的数量均为2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鳍的数量均为1；第一FinFET管M1的源极和第二FinFET管M2的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为存储单元的输出端，第一FinFET管M1的前栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第四FinFET管M4的漏极和第七FinFET管M7的前栅连接且其连接端为存储单元的反相输出端，第一FinFET管M1的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接且其连接线为存储单元的写字线WRWL；第三FinFET管M3的背栅、第六FinFET管M6的前栅和第六FinFET管M6的背栅连接且其连接端为存储单元的写字线反向控制端 第三FinFET管M3的源极、第四FinFET管M4的源极、第四FinFET管M4的背栅和第七FinFET管M7的源极均接地，第五FinFET管M5的源极和第六FinFET管M6的源极连接且其连接线为存储单元的写位线WRBL；第七FinFET管M7的漏极为存储单元的读位线RDBL；第七FinFET管M7的背栅为存储单元的读字线RDWL。
[0018] 实施例二：如图2所示，一种基于FinFET器件的存储单元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管M7均为N型FinFET管；第一FinFET管M1和第二FinFET管M2的鳍的数量均为2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鳍的数量均为1；第一FinFET管M1的源极和第二FinFET管M2的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为存储单元的输出端，第一FinFET管M1的前栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第四FinFET管M4的漏极和第七FinFET管M7的前栅连接且其连接端为存储单元的反相输出端，第一FinFET管M1的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接且其连接线为存储单元的写字线WRWL；第三FinFET管M3的背栅、第六FinFET管M6的前栅和第六FinFET管M6的背栅连接且其连接端为存储单元的写字线反向控制端 第三FinFET管M3的源极、第四FinFET管M4的源极、第四FinFET管M4的背栅和第七FinFET管M7的源极均接地，第五FinFET管M5的源极和第六FinFET管M6的源极连接且其连接线为存储单元的写位线WRBL；第七FinFET管M7的漏极为存储单元的读位线RDBL；第七FinFET管M7的背栅为存储单元的读字线RDWL。
[0019] 本实施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管M7均为高阈值FinFET管，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均为低阈值FinFET管。
[0020] 实施例三：如图2所示，一种基于FinFET器件的存储单元，包括第一FinFET管M1、第二FinFET管M2、第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7，第一FinFET管M1、第二FinFET管M2和第六FinFET管M6均为P型FinFET管，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5和第七FinFET管M7均为N型FinFET管；第一FinFET管M1和第二FinFET管M2的鳍的数量均为2，第三FinFET管M3、第四FinFET管M4、第五FinFET管M5、第六FinFET管M6和第七FinFET管M7的鳍的数量均为1；第一FinFET管M1的源极和第二FinFET管M2的源极均接入电源，第一FinFET管M1的漏极、第二FinFET管M2的前栅、第二FinFET管M2的背栅、第三FinFET管M3的漏极、第四FinFET管M4的前栅、第五FinFET管M5的漏极和第六FinFET管M6的漏极连接且其连接端为存储单元的输出端，第一FinFET管M1的前栅、第二FinFET管M2的漏极、第三FinFET管M3的前栅、第四FinFET管M4的漏极和第七FinFET管M7的前栅连接且其连接端为存储单元的反相输出端，第一FinFET管M1的背栅、第五FinFET管M5的前栅和第五FinFET管M5的背栅连接且其连接线为存储单元的写字线WRWL；第三FinFET管M3的背栅、第六FinFET管M6的前栅和第六FinFET管M6的背栅连接且其连接端为存储单元的写字线反向控制端 第三FinFET管M3的源极、第四FinFET管M4的源极、第四FinFET管M4的背栅和第七FinFET管M7的源极均接地，第五FinFET管M5的源极和第六FinFET管M6的源极连接且其连接线为存储单元的写位线WRBL；第七FinFET管M7的漏极为存储单元的读位线RDBL；第七FinFET管M7的背栅为存储单元的读字线RDWL。
[0021] 本实施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管M7均为高阈值FinFET管，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6均为低阈值FinFET管。
[0022] 本实施例中，第一FinFET管M1、第三FinFET管M3和第七FinFET管M7的阈值电压均为0.6V，第二FinFET管M2、第四FinFET管M4、第五FinFET管M5和第六FinFET管M6的阈值电压均为0.1V。
[0023] 为了验证本发明的基于FinFET器件的存储单元的优益性，在BSIMIMG标准工艺下，电路的输入频率为400MHz、800MHz、1GHz、2GHz的条件下，使用电路仿真工具HSPICE对本发明的基于FinFET器件的无比存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元这两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下，本发明的基于FinFET器件的存储单元基于BSIMIMG标准工艺仿真波形图如图3所示；超阈值电压下(标准电压为0.8v)。本发明的基于FinFET器件的存储单元基于BSIMIMG标准工艺仿真波形图如图4所示。分析图3和图4可知，本发明的基于FinFET器件的存储单元具有正确的工作逻辑。
[0024] 表1为在BSIMIMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元两种电路的性能比较图。
[0025] 表1
[0026]
[0027] 从表1中可以得出：本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元相比，延时降低了80％，平均总功耗降低了30.8％，功耗延时积降低了86.2％。
[0028] 表2为在BSIMIMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的存储单元2和图1所示的BSIMIMG工艺库中经典六管存储单元两种电路的性能比较图。
[0029] 表2
[0030]
[0031] 从表2中可以得出：本发明的基于FinFET器件的存储单元2和图1所示的BSIMIMG工艺库中经典六管存储单元相比，延时降低了80％，平均总功耗降低了40.7％，功耗延时积降低了88.2％。
[0032] 表3为在BSIMIMG标准工艺下，输入频率为1GHz时，本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元两种电路的性能比较图。
[0033] 表3
[0034]
[0035] 从表3中可以得出：本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元相比，延时降低了80％，平均总功耗降低了44％，功耗延时积降低了88.9％。
[0036] 表4为在BSIMIMG标准工艺下，输入频率为2GHz时，本发明的基于FinFET器件的存储单元(B1、B2、B3接前栅，B4接地)和图1所示的BSIMIMG工艺库中经典六管存储单元两种电路的性能比较图。
[0037] 表4
[0038]
[0039] 从表4中可以得出：本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元相比，延时降低了80％，平均总功耗降低了53.8％，功耗延时积降低了90.8％。
[0040] 由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件的存储单元和图1所示的BSIMIMG工艺库中经典六管存储单元相比较，延时得到优化，运行速度得到了提高；电路的功耗和功耗延时积也得到了优化。
