一种基于FinFET器件的读去耦存储单元   0    0

[0001] 本发明涉及一种存储单元，尤其是涉及一种基于FinFET器件的读去耦存储单元。

[0002] 随着工艺尺寸进入纳米级，功耗成为集成电路设计者不得不关注的问题。在大部分的数字系统中存储器的功耗占据总电路功耗的比例越来越大。静态随机存取存储器(SRAM，Static Random Access Memory)，在存储器中是一个重要的组成部分，因而设计高稳定性低功耗SRAM具有重要的研究意义。静态随机存取存储器主要由存储阵列及其他外围电路构成，而存储阵列由存储单元构成，存储单元是静态随机存取存储器的核心，存储单元的性能直接决定静态随机存取存储器的性能。

[0003] 随着晶体管尺寸的不断缩小，受短沟道效应和当前制造工艺的限制，普通的CMOS晶体管尺寸降低的空间极度缩小。当普通CMOS晶体管的尺寸缩小到20nm以下时，器件的漏电流会急剧加大，造成较大的电路漏功耗。并且，电路短沟道效应变得更加明显，器件变得相当不稳定，极大的限制了电路性能的提高。FinFET管(鳍式场效晶体管，Fin Field-Effect Transistor)是一种新的互补式金氧半导体(CMOS)晶体管为一种新型的3D晶体管，FinFET管的沟道采用零掺杂或是低掺杂，沟道被栅三面包围。这种特殊的三维立体结构，增强了栅对沟道的控制力度，极大的抑制了短沟道效应，抑制了器件的漏电流。FinFET管具有功耗低，面积小的优点，逐渐成为接替普通CMOS器件，延续摩尔定律的优良器件之一。

[0004] 传统的采用FinFET器件设计的存储单元为BSIMIMG工艺库中经典存储单元。BSIMIMG工艺库中经典存储单元的电路图如图1所示。该存储单元由六个FinFET管(M1、M2、M3、M4、M5和M6)组成，其中FinFET管M1和FinFET管M3构成一个反相器，FinFET管M2和FinFET管M4构成另一个反相器。该存储单元在读操作时可能破坏存储点存储的数据值，存在严重的读操作噪声容限小问题，由此导致存储结果不稳定，电路功能不稳定；并且，由FINFET管M3和FINFET管M4构成的下拉网络在存储单元处于保持状态时有两条漏电流的路径，所以漏电流较大，从而导致漏功耗较大，同时延时也较大，这均不利于快速稳定存取数据。

[0005] 鉴此，设计一种在不影响电路性能的情况下，延时、功耗和功耗延时积均较小、读操作稳定性较高的基于FinFET器件的读去耦存储单元具有重要意义。

[0006] 本发明所要解决的技术问题是提供一种在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，读操作时不会破坏存储点存储的数据值，存储结果和电路功能稳定性较高的基于FinFET器件的读去耦存储单元。

[0007] 本发明解决上述技术问题所采用的技术方案为：一种基于FinFET器件的读去耦存储单元，包括写字线、写位线、反相写位线、读字线、读位线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管，所述的第一FinFET管、所述的第二FinFET管和所述的第七FinFET管分别为低阈值的P型FinFET管，所述的第三FinFET管、所述的第四FinFET管、所述的第五FinFET管、所述的第六FinFET管和所述的第九FinFET管分别为为低阈值的N型FinFET管，所述的第八FinFET管为高阈值的N型FinFET管，所述的第一FinFET管的源极、所述的第二FinFET管的源极和所述的第七FinFET管的源极连接且其连接端为所述的读去耦存储单元的电源端，所述的读去耦存储单元的电源端用于接入外部电源，所述的第一FinFET管的前栅、所述的第一FinFET管的背栅、所述的第二FinFET管的漏极、所述的第三FinFET管的前栅、所述的第四FinFET管的漏极、所述的第五FinFET管的漏极、所述的第五FinFET管的背栅和所述的第八FinFET管的前栅连接且其连接端为所述的读去耦存储单元的反相输出端，所述的第一FinFET管的漏极、所述的第二FinFET管的前栅、所述的第二FinFET管的背栅、所述的第三FinFET管的漏极、所述的第四FinFET管的前栅、所述的第六FinFET管的漏极和所述的第六FinFET管的背栅连接且其连接端为所述的读去耦存储单元的输出端，所述的第三FinFET管的源极、所述的第三FinFET管的背栅、所述的第四FinFET管的源极、所述的第四FinFET管的背栅和所述的第八FinFET管的源极连接且其连接端为所述的读去耦存储单元的接地端，所述的读去耦存储单元的接地端用于接入大地，所述的第五FinFET管的源极和所述的反相写位线连接，所述的第五FinFET管的前栅、所述的第六FinFET管的前栅和所述的写字线连接，所述的第六FinFET管的源极和所述的写位线连接，所述的第七FinFET管的前栅、所述的第七FinFET管的背栅、所述的第八FinFET管的背栅、所述的第九FinFET管的前栅、所述的第九FinFET管的背栅和所述的读字线连接，所述的第七FinFET管的漏极、所述的第八FinFET管的漏极和所述的第九FinFET管的漏极连接，所述的第九FinFET管的源极和所述的读位线连接。

[0008] 所述的第一FinFET管的鳍的数量为1，所述的第二FinFET管的鳍的数量为1，所述的第三FinFET管的鳍的数量为1，所述的第四FinFET管的鳍的数量为1，所述的第五FinFET管的鳍的数量为1，所述的第六FinFET管的鳍的数量为1，所述的第七FinFET管的鳍的数量为1，所述的第八FinFET管的鳍的数量为1，所述的第九FinFET管的鳍的数量为1。

[0009] 所述的第一FinFET管的阈值电压为0.3v，所述的第二FinFET管的阈值电压为0.3v，所述的第三FinFET管的阈值电压为0.3v，所述的第四FinFET管的阈值电压为0.3v，所述的第五FinFET管的阈值电压为0.3v，所述的第六FinFET管的阈值电压为0.3v，所述的第七FinFET管的阈值电压为0.3v，所述的第八FinFET管的阈值电压为0.6v，所述的第九FinFET管的阈值电压为0.3v。该电路在保证具有较快的运行速度基础上，使功耗较低。

[0010] 与现有技术相比，本发明的优点在于通过写字线、写位线、反相写位线、读字线、读位线、第一FinFET管、第二FinFET管、第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管、第七FinFET管、第八FinFET管和第九FinFET管构建基于FinFET器件的读去耦存储单元，第一FinFET管、第二FinFET管和第七FinFET管分别为低阈值的P型FinFET管，第三FinFET管、第四FinFET管、第五FinFET管、第六FinFET管和第九FinFET管分别为为低阈值的N型FinFET管，第八FinFET管为高阈值的N型FinFET管，第一FinFET管的源极、第二FinFET管的源极和第七FinFET管的源极连接且其连接端为读去耦存储单元的电源端，读去耦存储单元的电源端用于接入外部电源，第一FinFET管的前栅、第一FinFET管的背栅、第二FinFET管的漏极、第三FinFET管的前栅、第四FinFET管的漏极、第五FinFET管的漏极、第五FinFET管的背栅和第八FinFET管的前栅连接且其连接端为读去耦存储单元的反相输出端，第一FinFET管的漏极、第二FinFET管的前栅、第二FinFET管的背栅、第三FinFET管的漏极、第四FinFET管的前栅、第六FinFET管的漏极和第六FinFET管的背栅连接且其连接端为读去耦存储单元的输出端，第三FinFET管的源极、第三FinFET管的背栅、第四FinFET管的源极、第四FinFET管的背栅和第八FinFET管的源极连接且其连接端为读去耦存储单元的接地端，读去耦存储单元的接地端用于接入大地，第五FinFET管的源极和反相写位线连接，第五FinFET管的前栅、第六FinFET管的前栅和写字线连接，第六FinFET管的源极和写位线连接，第七FinFET管的前栅、第七FinFET管的背栅、第八FinFET管的背栅、第九FinFET管的前栅、第九FinFET管的背栅和读字线连接，第七FinFET管的漏极、第八FinFET管的漏极和第九FinFET管的漏极连接，第九FinFET管的源极和读位线连接；在写操作时，写字线WWL为高电平，第五FinFET管和第六FinFET管导通，通过写位线WBL和反相写位线WBLB对输出端Q和反相输出端Qb进行写入操作；在读操作时，读字线RWL为高电平，第九FinFET管导通，读位线RBL根据反相输出端Qb的存储值有条件的通过第八FinFET管对地放电，当反相输出端Qb为“1”时，第八FinFET管导通，读位线RBL通过第八FinFET管对地放电，当反相输出端Qb为“0”时，第八FinFET管截止，读位线RBL电压不变，在读操作过程中，第七FinFET管，第八FinFET管和第九FinFET管协同工作，第七FinFET管和第九FinFET管为低阈值FinFET管，第八FinFET管为高阈值FinFET管，使得读操作与反相输出端分离，不会干扰到反相输出端的数值，反相输出端Qb的数据不会受影响，从而避免了读噪声容限小的问题，读操作时不会破坏存储点存储的数据值，存储结果和电路功能稳定性较高；并且，第一FinFET管，第二FinFET管和第七FinFET管的背栅接前栅，减小漏电流，第三FinFET管和第四FinFET管的背栅接大地，降低电路功耗，第五FinFET管接到反相输出端，第六FinFET管接到输出端，保证电路工作读取电流，第七FinFET管和第九FinFET管保证在保持期间和写操作期间漏电流不会改变输出端数据，保证存储单元功能正确；本发明通过设置第七FinFET管、第八FinFET管和第九FinFET管来隔离存储点与位线的直接连接，这样可以提高读操作的噪声容限，使得RSNM和保持期间的SNM基本相等，同时也在低电压的操作电压下大大提高了RSNM，当读位线RWL为低电平时，第七FinFET管的导通使得不论输出端的数据为“1”还是为“0”，漏电流路径都是从电源端经过第七FinFET管到第九FinFET管再到读位线的，避免了由于漏电流造成的读分离电路输出错误的存储值，同时由于读写操作分开后导致器件的最小尺寸要求不会太严格，所有晶体管都可以去最小宽长比，从而使得SRAM单元在随着特征尺寸减小时在低电源电压下能更稳定的工作，由此，本发明在不影响电路性能的情况下，延时、功耗和功耗延时积均较小，读操作时不会破坏存储点存储的数据值，存储结果和电路功能稳定性较高。

[0014] 以下结合附图实施例对本发明作进一步详细描述。

[0015] 实施例一：如图2所示，一种基于FinFET器件的读去耦存储单元，包括写字线WWL、写位线WBL、反相写位线WBLb、读字线RWL、读位线RBL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9，第一FinFET管B1、第二FinFET管B2和第七FinFET管B7分别为低阈值的P型FinFET管，第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6和第九FinFET管B9分别为为低阈值的N型FinFET管，第八FinFET管B8为高阈值的N型FinFET管，第一FinFET管B1的源极、第二FinFET管B2的源极和第七FinFET管B7的源极连接且其连接端为读去耦存储单元的电源端，读去耦存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第一FinFET管B1的背栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极、第五FinFET管B5的背栅和第八FinFET管B8的前栅连接且其连接端为读去耦存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第二FinFET管B2的背栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为读去耦存储单元的输出端，第三FinFET管B3的源极、第三FinFET管B3的背栅、第四FinFET管B4的源极、第四FinFET管B4的背栅和第八FinFET管B8的源极连接且其连接端为读去耦存储单元的接地端，读去耦存储单元的接地端用于接入大地，第五FinFET管B5的源极和反相写位线WBLb连接，第五FinFET管B5的前栅、第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接，第七FinFET管B7的前栅、第七FinFET管B7的背栅、第八FinFET管B8的背栅、第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接，第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接，第九FinFET管B9的源极和读位线RBL连接。

[0016] 实施例二：如图2所示，一种基于FinFET器件的读去耦存储单元，包括写字线WWL、写位线WBL、反相写位线WBLb、读字线RWL、读位线RBL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9，第一FinFET管B1、第二FinFET管B2和第七FinFET管B7分别为低阈值的P型FinFET管，第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6和第九FinFET管B9分别为为低阈值的N型FinFET管，第八FinFET管B8为高阈值的N型FinFET管，第一FinFET管B1的源极、第二FinFET管B2的源极和第七FinFET管B7的源极连接且其连接端为读去耦存储单元的电源端，读去耦存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第一FinFET管B1的背栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极、第五FinFET管B5的背栅和第八FinFET管B8的前栅连接且其连接端为读去耦存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第二FinFET管B2的背栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为读去耦存储单元的输出端，第三FinFET管B3的源极、第三FinFET管B3的背栅、第四FinFET管B4的源极、第四FinFET管B4的背栅和第八FinFET管B8的源极连接且其连接端为读去耦存储单元的接地端，读去耦存储单元的接地端用于接入大地，第五FinFET管B5的源极和反相写位线WBLb连接，第五FinFET管B5的前栅、第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接，第七FinFET管B7的前栅、第七FinFET管B7的背栅、第八FinFET管B8的背栅、第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接，第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接，第九FinFET管B9的源极和读位线RBL连接。

[0017] 本实施例中，第一FinFET管B1的鳍的数量为1，第二FinFET管B2的鳍的数量为1，第三FinFET管B3的鳍的数量为1，第四FinFET管B4的鳍的数量为1，第五FinFET管B5的鳍的数量为1，第六FinFET管B6的鳍的数量为1，第七FinFET管B7的鳍的数量为1，第八FinFET管B8的鳍的数量为1，第九FinFET管B9的鳍的数量为1。

[0018] 实施例三：如图2所示，一种基于FinFET器件的读去耦存储单元，包括写字线WWL、写位线WBL、反相写位线WBLb、读字线RWL、读位线RBL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9，第一FinFET管B1、第二FinFET管B2和第七FinFET管B7分别为低阈值的P型FinFET管，第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6和第九FinFET管B9分别为为低阈值的N型FinFET管，第八FinFET管B8为高阈值的N型FinFET管，第一FinFET管B1的源极、第二FinFET管B2的源极和第七FinFET管B7的源极连接且其连接端为读去耦存储单元的电源端，读去耦存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第一FinFET管B1的背栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极、第五FinFET管B5的背栅和第八FinFET管B8的前栅连接且其连接端为读去耦存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第二FinFET管B2的背栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为读去耦存储单元的输出端，第三FinFET管B3的源极、第三FinFET管B3的背栅、第四FinFET管B4的源极、第四FinFET管B4的背栅和第八FinFET管B8的源极连接且其连接端为读去耦存储单元的接地端，读去耦存储单元的接地端用于接入大地，第五FinFET管B5的源极和反相写位线WBLb连接，第五FinFET管B5的前栅、第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接，第七FinFET管B7的前栅、第七FinFET管B7的背栅、第八FinFET管B8的背栅、第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接，第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接，第九FinFET管B9的源极和读位线RBL连接。

[0019] 本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.3v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v，第六FinFET管B6的阈值电压为0.3v，第七FinFET管B7的阈值电压为0.3v，第八FinFET管B8的阈值电压为0.6v，第九FinFET管B9的阈值电压为0.3v。

[0020] 实施例四：如图2所示，一种基于FinFET器件的读去耦存储单元，包括写字线WWL、写位线WBL、反相写位线WBLb、读字线RWL、读位线RBL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9，第一FinFET管B1、第二FinFET管B2和第七FinFET管B7分别为低阈值的P型FinFET管，第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6和第九FinFET管B9分别为为低阈值的N型FinFET管，第八FinFET管B8为高阈值的N型FinFET管，第一FinFET管B1的源极、第二FinFET管B2的源极和第七FinFET管B7的源极连接且其连接端为读去耦存储单元的电源端，读去耦存储单元的电源端用于接入外部电源VDD，第一FinFET管B1的前栅、第一FinFET管B1的背栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极、第五FinFET管B5的背栅和第八FinFET管B8的前栅连接且其连接端为读去耦存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第二FinFET管B2的背栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为读去耦存储单元的输出端，第三FinFET管B3的源极、第三FinFET管B3的背栅、第四FinFET管B4的源极、第四FinFET管B4的背栅和第八FinFET管B8的源极连接且其连接端为读去耦存储单元的接地端，读去耦存储单元的接地端用于接入大地，第五FinFET管B5的源极和反相写位线WBLb连接，第五FinFET管B5的前栅、第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接，第七FinFET管B7的前栅、第七FinFET管B7的背栅、第八FinFET管B8的背栅、第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接，第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接，第九FinFET管B9的源极和读位线RBL连接。

[0021] 本实施例中，第一FinFET管B1的鳍的数量为1，第二FinFET管B2的鳍的数量为1，第三FinFET管B3的鳍的数量为1，第四FinFET管B4的鳍的数量为1，第五FinFET管B5的鳍的数量为1，第六FinFET管B6的鳍的数量为1，第七FinFET管B7的鳍的数量为1，第八FinFET管B8的鳍的数量为1，第九FinFET管B9的鳍的数量为1。

[0022] 本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.3v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v，第六FinFET管B6的阈值电压为0.3v，第七FinFET管B7的阈值电压为0.3v，第八FinFET管B8的阈值电压为0.6v，第九FinFET管B9的阈值电压为0.3v。

[0023] 为了验证本发明的基于FinFET器件的读去耦存储单元的优益性，在BSIMIMG标准工艺下，电路的输入频率为1GHz的条件下,电源电压1V、0.7V条件下使用电路仿真工具HSPICE对本发明的基于FinFET器件的读去耦存储单元和图1所示的BSIMIMG工艺库中经典存储单元这两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的标准电源电压为1V。同时对比读、写操作噪声容限。标准电压(1v)下，本发明的基于FinFET器件的读去耦存储单元基于BSIMIMG标准工艺仿真波形图如图3所示，分析图3可知，本发明的基于FinFET器件的读去耦存储单元具有正确的工作逻辑。

[0024] 表1为在BSIMIMG标准工艺下，电源电压为1V，输入频率为1GHz时，本发明的基于FinFET器件的读去耦存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。

[0025] 表1

[0026]电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 9 13.53 46.98 0.635
经典存储单元 6 18.25 57.24 1.045

[0027] 从表1中可以得出：本发明的基于FinFET器件的读去耦存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了25.86％，平均总功耗降低了17.92％，功耗延时积降低了39.23％。

[0028] 表2为在BSIMIMG标准工艺下，电源电压为0.7V，输入频率为1GHz时，本发明的基于FinFET器件的读去耦存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。

[0029] 表2

[0030]电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 9 25.68 30.49 0.783
经典存储单元 6 30.56 39.13 1.196

[0031] 从表2中可以得出：本发明的基于FinFET器件的读去耦存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.97％，平均总功耗降低了8.64％，功耗延时积降低了34.53％。

[0032] 表3为在BSIMIMG标准工艺下，电源电压为0.7V，输入频率为1GHz时，本发明的基于FinFET器件的读去耦存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的读操作/写操作噪声容限比较数据。

[0033] 表3

[0034]

[0035] 从表3中可以得出：本发明的基于FinFET器件的读去耦存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，读噪声容限增加了186.96％，写噪声容限增加了64.18％。

[0036] 由上述的比较数据可见，本发明的基于FinFET器件的读去耦存储单元和图1所示的BSIMIMG工艺库中经典存储单元相比较，读噪声容限得到优化，运行速度得到了提高；电路的功耗和功耗延时积也得到了优化，读操作时不会破坏存储点存储的数据值，存储结果和电路功能稳定性较高。

[0011] 图1为BSIMIMG工艺库中经典存储单元的电路图；

[0012] 图2为本发明的基于FinFET器件的读去耦存储单元的电路图。

[0013] 图3为标准电压(1v)，频率1G条件下，本发明的基于FinFET器件的读去耦存储单元在BSIMIMG标准工艺下的仿真波形图。