[0015] 以下结合附图实施例对本发明作进一步详细描述。
[0016] 实施例一:如图2所示,一种基于FinFET器件的单位线非对称存储单元,包括位线BL、写字线WWL、读字线RWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9;第一FinFET管B1和第七FinFET管B7分别为低阈值的P型FinFET管,第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第八FinFET管B8和第九FinFET管B9均为低阈值的N型FinFET管,第三FinFET管B3为高阈值的P型FinFET管;第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极、第七FinFET管B7的源极和第七FinFET管B7的背栅连接且其连接端为单位线非对称存储单元的电源端,单位线非对称存储单元的电源端用于接入外部电源VDD,第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为单位线非对称存储单元的反相输出端,第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第四FinFET管B4的背栅、第七FinFET管B7的前栅和第八FinFET管B8的前栅连接且其连接端为单位线非对称存储单元的输出端,第二FinFET管B2的源极、第二FinFET管B2的背栅、第六FinFET管B6的源极、第六FinFET管B6的背栅、第八FinFET管B8的源极和第八FinFET管B8的背栅连接且其连接端为单位线非对称存储单元的接地端,单位线非对称存储单元的接地端用于接入大地,第三FinFET管B3的背栅和第六FinFET管B6的漏极连接,第四FinFET管B4的源极为单位线非对称存储单元的虚拟地端,单位线非对称存储单元的虚拟地端用于接入虚拟地VGND,第五FinFET管B5的前栅、第五FinFET管B5的背栅和写字线WWL连接,第五FinFET管B5的源极、第六FinFET管B6的前栅、第九FinFET管B9的源极和位线BL连接,第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接,第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接。
[0017] 实施例二:如图2所示,一种基于FinFET器件的单位线非对称存储单元,包括位线BL、写字线WWL、读字线RWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9;第一FinFET管B1和第七FinFET管B7分别为低阈值的P型FinFET管,第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第八FinFET管B8和第九FinFET管B9均为低阈值的N型FinFET管,第三FinFET管B3为高阈值的P型FinFET管;第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极、第七FinFET管B7的源极和第七FinFET管B7的背栅连接且其连接端为单位线非对称存储单元的电源端,单位线非对称存储单元的电源端用于接入外部电源VDD,第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为单位线非对称存储单元的反相输出端,第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第四FinFET管B4的背栅、第七FinFET管B7的前栅和第八FinFET管B8的前栅连接且其连接端为单位线非对称存储单元的输出端,第二FinFET管B2的源极、第二FinFET管B2的背栅、第六FinFET管B6的源极、第六FinFET管B6的背栅、第八FinFET管B8的源极和第八FinFET管B8的背栅连接且其连接端为单位线非对称存储单元的接地端,单位线非对称存储单元的接地端用于接入大地,第三FinFET管B3的背栅和第六FinFET管B6的漏极连接,第四FinFET管B4的源极为单位线非对称存储单元的虚拟地端,单位线非对称存储单元的虚拟地端用于接入虚拟地VGND,第五FinFET管B5的前栅、第五FinFET管B5的背栅和写字线WWL连接,第五FinFET管B5的源极、第六FinFET管B6的前栅、第九FinFET管B9的源极和位线BL连接,第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接,第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接。
[0018] 本实施例中,第一FinFET管B1鳍的数量为1,第二FinFET管B2鳍的数量为1,第三FinFET管B3鳍的数量为1,第四FinFET管B4鳍的数量为1,第五FinFET管B5鳍的数量为1,第六FinFET管B6鳍的数量为1,第七FinFET管B7鳍的数量为1,第八FinFET管B8鳍的数量为1,第九FinFET管B9鳍的数量为1。
[0019] 实施例三:如图2所示,一种基于FinFET器件的单位线非对称存储单元,包括位线BL、写字线WWL、读字线RWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9;第一FinFET管B1和第七FinFET管B7分别为低阈值的P型FinFET管,第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第八FinFET管B8和第九FinFET管B9均为低阈值的N型FinFET管,第三FinFET管B3为高阈值的P型FinFET管;第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极、第七FinFET管B7的源极和第七FinFET管B7的背栅连接且其连接端为单位线非对称存储单元的电源端,单位线非对称存储单元的电源端用于接入外部电源VDD,第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为单位线非对称存储单元的反相输出端,第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第四FinFET管B4的背栅、第七FinFET管B7的前栅和第八FinFET管B8的前栅连接且其连接端为单位线非对称存储单元的输出端,第二FinFET管B2的源极、第二FinFET管B2的背栅、第六FinFET管B6的源极、第六FinFET管B6的背栅、第八FinFET管B8的源极和第八FinFET管B8的背栅连接且其连接端为单位线非对称存储单元的接地端,单位线非对称存储单元的接地端用于接入大地,第三FinFET管B3的背栅和第六FinFET管B6的漏极连接,第四FinFET管B4的源极为单位线非对称存储单元的虚拟地端,单位线非对称存储单元的虚拟地端用于接入虚拟地VGND,第五FinFET管B5的前栅、第五FinFET管B5的背栅和写字线WWL连接,第五FinFET管B5的源极、第六FinFET管B6的前栅、第九FinFET管B9的源极和位线BL连接,第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接,第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接。
[0020] 本实施例中,第一FinFET管B1鳍的数量为1,第二FinFET管B2鳍的数量为1,第三FinFET管B3鳍的数量为1,第四FinFET管B4鳍的数量为1,第五FinFET管B5鳍的数量为1,第六FinFET管B6鳍的数量为1,第七FinFET管B7鳍的数量为1,第八FinFET管B8鳍的数量为1,第九FinFET管B9鳍的数量为1。
[0021] 本实施例中,第一FinFET管B1的阈值电压为0.3v,第二FinFET管B2的阈值电压为0.3v,第三FinFET管B3的阈值电压为0.6v,第四FinFET管B4的阈值电压为0.3v,第五FinFET管B5的阈值电压为0.3v,第六FinFET管B6的阈值电压为0.3v,第七FinFET管B7的阈值电压为0.3v,第八FinFET管B8的阈值电压为0.3v,第九FinFET管B9的阈值电压为0.3v。
[0022] 实施例四:如图2所示,一种基于FinFET器件的单位线非对称存储单元,包括位线BL、写字线WWL、读字线RWL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第七FinFET管B7、第八FinFET管B8和第九FinFET管B9;第一FinFET管B1和第七FinFET管B7分别为低阈值的P型FinFET管,第二FinFET管B2、第四FinFET管B4、第五FinFET管B5、第六FinFET管B6、第八FinFET管B8和第九FinFET管B9均为低阈值的N型FinFET管,第三FinFET管B3为高阈值的P型FinFET管;第一FinFET管B1的源极、第一FinFET管B1的背栅、第三FinFET管B3的源极、第七FinFET管B7的源极和第七FinFET管B7的背栅连接且其连接端为单位线非对称存储单元的电源端,单位线非对称存储单元的电源端用于接入外部电源VDD,第一FinFET管B1的前栅、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的漏极和第五FinFET管B5的漏极连接且其连接端为单位线非对称存储单元的反相输出端,第一FinFET管B1的漏极、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的前栅、第四FinFET管B4的背栅、第七FinFET管B7的前栅和第八FinFET管B8的前栅连接且其连接端为单位线非对称存储单元的输出端,第二FinFET管B2的源极、第二FinFET管B2的背栅、第六FinFET管B6的源极、第六FinFET管B6的背栅、第八FinFET管B8的源极和第八FinFET管B8的背栅连接且其连接端为单位线非对称存储单元的接地端,单位线非对称存储单元的接地端用于接入大地,第三FinFET管B3的背栅和第六FinFET管B6的漏极连接,第四FinFET管B4的源极为单位线非对称存储单元的虚拟地端,单位线非对称存储单元的虚拟地端用于接入虚拟地VGND,第五FinFET管B5的前栅、第五FinFET管B5的背栅和写字线WWL连接,第五FinFET管B5的源极、第六FinFET管B6的前栅、第九FinFET管B9的源极和位线BL连接,第七FinFET管B7的漏极、第八FinFET管B8的漏极和第九FinFET管B9的漏极连接,第九FinFET管B9的前栅、第九FinFET管B9的背栅和读字线RWL连接。
[0023] 本实施例中,第一FinFET管B1的阈值电压为0.3v,第二FinFET管B2的阈值电压为0.3v,第三FinFET管B3的阈值电压为0.6v,第四FinFET管B4的阈值电压为0.3v,第五FinFET管B5的阈值电压为0.3v,第六FinFET管B6的阈值电压为0.3v,第七FinFET管B7的阈值电压为0.3v,第八FinFET管B8的阈值电压为0.3v,第九FinFET管B9的阈值电压为0.3v。
[0024] 为了验证本发明的基于FinFET器件的单位线非对称存储单元的优益性,在BSIMIMG标准工艺下,电路的输入频率为1GHz的条件下,电源电压1V、0.7V条件下使用电路仿真工具HSPICE对本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元这两种电路的性能进行仿真对比,其中,BSIMIMG工艺库对应的标准电源电压为1V。同时对比读、写操作噪声容限。标准电压(1v)下,本发明的基于FinFET器件的单位线非对称存储单元基于BSIMIMG标准工艺仿真波形图如图3所示,分析图3可知,本发明的基于FinFET器件的单位线非对称存储单元具有正确的工作逻辑。
[0025] 表1为在BSIMIMG标准工艺下,电源电压为1V,输入频率为1GHz时,本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
[0026] 表1
[0027]电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 9 12.40 55.15 0.684
经典存储单元 6 18.25 57.24 1.045
[0028] 从表1中可以得出:本发明的基于FinFET器件的单位线非对称存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比,延时降低了32.05%,平均总功耗降低了3.7%,功耗延时积降低了34.55%。
[0029] 表2为在BSIMIMG标准工艺下,电源电压为0.7V,输入频率为1GHz时,本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
[0030] 表2
[0031]电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 9 24.40 32.88 0.802
经典存储单元 6 30.56 39.13 1.196
[0032] 从表2中可以得出:本发明的基于FinFET器件的单位线非对称存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比,延时降低了20.16%,平均总功耗降低了15.9%,功耗延时积降低了32.94%。
[0033] 表3为在BSIMIMG标准工艺下,电源电压为0.7V,输入频率为1GHz时,本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的读操作/写操作噪声容限比较数据。
[0034] 表3
[0035]电路类型 晶体管数目 读噪声容限(mV)写噪声容限(mV)
本发明 9 110 216
经典存储单元 6 46 134
[0036] 从表3中可以得出:本发明的基于FinFET器件的单位线非对称存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比,读噪声容限增加了139.13%,写噪声容限增加了61.19%。
[0037] 由上述的比较数据可见,本发明的基于FinFET器件的单位线非对称存储单元和图1所示的BSIMIMG工艺库中经典存储单元相比较,写操作时噪声容限较大,写入到输出端Q和反相输出端Qb处的存储值结果稳定,电路功能稳定,并且电路的功耗和功耗延时积也得到了优化,运行速度得到了提高。