[0015] 以下结合附图实施例对本发明作进一步详细描述。
[0016] 实施例一：如图2所示，一种基于FinFET器件的三字线存储单元，包括位线BL、写位线WBL、写字线WWL、读/写字线WL、反相读/写字线/WL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5和第六FinFET管B6，第一FinFET管B1和第二FinFET管B2分别为低阈值P型FinFET管，第三FinFET管B3为高阈值N型FinFET管；第四FinFET管B4、第五FinFET管B5和第六FinFET管B6分别为低阈值N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为三字线存储单元的电源端，三字线存储单元的电源端用于接入外部电源VDD；第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极和第五FinFET管B5的背栅连接且其连接端为三字线存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为三字线存储单元的输出端，第三FinFET管B3的源极、第四FinFET管B4的源极和第四FinFET管B4的背栅连接且其连接端为三字线存储单元的接地端，三字线存储单元的接地端用于接地，第三FinFET管B3的背栅和反相读/写字线/WL连接；第五FinFET管B5的源极和位线BL连接；第五FinFET管B5的前栅和读/写字线WL连接；第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接。
[0017] 实施例二：如图2所示，一种基于FinFET器件的三字线存储单元，包括位线BL、写位线WBL、写字线WWL、读/写字线WL、反相读/写字线/WL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5和第六FinFET管B6，第一FinFET管B1和第二FinFET管B2分别为低阈值P型FinFET管，第三FinFET管B3为高阈值N型FinFET管；第四FinFET管B4、第五FinFET管B5和第六FinFET管B6分别为低阈值N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为三字线存储单元的电源端，三字线存储单元的电源端用于接入外部电源VDD；第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极和第五FinFET管B5的背栅连接且其连接端为三字线存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为三字线存储单元的输出端，第三FinFET管B3的源极、第四FinFET管B4的源极和第四FinFET管B4的背栅连接且其连接端为三字线存储单元的接地端，三字线存储单元的接地端用于接地，第三FinFET管B3的背栅和反相读/写字线/WL连接；第五FinFET管B5的源极和位线BL连接；第五FinFET管B5的前栅和读/写字线WL连接；第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接。
[0018] 本实施例中，第一FinFET管B1的鳍的数量为2，第二FinFET管B2的鳍的数量为2，第三FinFET管B3的鳍的数量为1，第四FinFET管B4的鳍的数量为1，第五FinFET管B5的鳍的数量为1，第六FinFET管B6的鳍的数量为1。
[0019] 实施例三：如图2所示，一种基于FinFET器件的三字线存储单元，包括位线BL、写位线WBL、写字线WWL、读/写字线WL、反相读/写字线/WL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5和第六FinFET管B6，第一FinFET管B1和第二FinFET管B2分别为低阈值P型FinFET管，第三FinFET管B3为高阈值N型FinFET管；第四FinFET管B4、第五FinFET管B5和第六FinFET管B6分别为低阈值N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为三字线存储单元的电源端，三字线存储单元的电源端用于接入外部电源VDD；第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极和第五FinFET管B5的背栅连接且其连接端为三字线存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为三字线存储单元的输出端，第三FinFET管B3的源极、第四FinFET管B4的源极和第四FinFET管B4的背栅连接且其连接端为三字线存储单元的接地端，三字线存储单元的接地端用于接地，第三FinFET管B3的背栅和反相读/写字线/WL连接；第五FinFET管B5的源极和位线BL连接；第五FinFET管B5的前栅和读/写字线WL连接；第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接。
[0020] 本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.6v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v，第六FinFET管B6的阈值电压为0.3v。
[0021] 实施例四：如图2所示，一种基于FinFET器件的三字线存储单元，包括位线BL、写位线WBL、写字线WWL、读/写字线WL、反相读/写字线/WL、第一FinFET管B1、第二FinFET管B2、第三FinFET管B3、第四FinFET管B4、第五FinFET管B5和第六FinFET管B6，第一FinFET管B1和第二FinFET管B2分别为低阈值P型FinFET管，第三FinFET管B3为高阈值N型FinFET管；第四FinFET管B4、第五FinFET管B5和第六FinFET管B6分别为低阈值N型FinFET管；第一FinFET管B1的源极、第一FinFET管B1的背栅、第二FinFET管B2的源极和第二FinFET管B2的背栅连接且其连接端为三字线存储单元的电源端，三字线存储单元的电源端用于接入外部电源VDD；第一FinFET管B1的前栅、第二FinFET管B2的漏极、第三FinFET管B3的前栅、第四FinFET管B4的漏极、第五FinFET管B5的漏极和第五FinFET管B5的背栅连接且其连接端为三字线存储单元的反相输出端，第一FinFET管B1的漏极、第二FinFET管B2的前栅、第三FinFET管B3的漏极、第四FinFET管B4的前栅、第六FinFET管B6的漏极和第六FinFET管B6的背栅连接且其连接端为三字线存储单元的输出端，第三FinFET管B3的源极、第四FinFET管B4的源极和第四FinFET管B4的背栅连接且其连接端为三字线存储单元的接地端，三字线存储单元的接地端用于接地，第三FinFET管B3的背栅和反相读/写字线/WL连接；第五FinFET管B5的源极和位线BL连接；第五FinFET管B5的前栅和读/写字线WL连接；第六FinFET管B6的前栅和写字线WWL连接，第六FinFET管B6的源极和写位线WBL连接。
[0022] 本实施例中，第一FinFET管B1的鳍的数量为2，第二FinFET管B2的鳍的数量为2，第三FinFET管B3的鳍的数量为1，第四FinFET管B4的鳍的数量为1，第五FinFET管B5的鳍的数量为1，第六FinFET管B6的鳍的数量为1。
[0023] 本实施例中，第一FinFET管B1的阈值电压为0.3v，第二FinFET管B2的阈值电压为0.3v，第三FinFET管B3的阈值电压为0.6v，第四FinFET管B4的阈值电压为0.3v，第五FinFET管B5的阈值电压为0.3v，第六FinFET管B6的阈值电压为0.3v。
[0024] 为了验证本发明的基于FinFET器件的三字线存储单元的优益性，在BSIMIMG标准工艺下，电路的输入频率为400MHz、800MHz、1GHz、2G的条件下，使用电路仿真工具HSPICE对本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元这两种电路的性能进行仿真对比，其中，BSIMIMG工艺库对应的电源电压为1V。同时对比读操作噪声容限。标准电压(1v)下，本发明的基于FinFET器件的三字线存储单元基于BSIMIMG标准工艺仿真波形图如图3所示，分析图3可知，本发明的基于FinFET器件的三字线存储单元具有正确的工作逻辑。
[0025] 表1为在BSIMIMG标准工艺下，输入频率为400MHz时，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
[0026] 表1
[0027]电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 6 15.40 36.15 0.56
经典存储单元 6 18.25 38.92 0.71
[0028] 从表1中可以得出：本发明的基于FinFET器件的三字线存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.56％，平均总功耗降低了7.12％，功耗延时积降低了21.13％。
[0029] 表2为在BSIMIMG标准工艺下，输入频率为800MHz时，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
[0030] 表2
[0031]电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 6 15.40 47.33 0.729
经典存储单元 6 18.25 51.13 0.933
[0032] 从表2中可以得出：本发明的基于FinFET器件的三字线存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.56％，平均总功耗降低了7.4％，功耗延时积降低了21.86％。
[0033] 表3为在BSIMIMG标准工艺下，输入频率为1G Hz时，本发明的基于FinFET器件的三值线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
[0034] 表3
[0035]电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 6 15.40 51.77 0.797
经典存储单元 6 18.25 57.24 1.045
[0036] 从表3中可以得出：本发明的基于FinFET器件的三字线存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.62％，平均总功耗降低了9.5％，功耗延时积降低了23.73％。
[0037] 表4为在BSIMIMG标准工艺下，输入频率为2G Hz时，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的性能比较数据。
[0038] 表4
[0039]电路类型 晶体管数目 延时(ps) 总功耗(μW) 功耗延时积(fJ)
本发明 6 15.40 73.56 1.133
经典存储单元 6 18.25 87.77 1.602
[0040] 从表4中可以得出：本发明的基于FinFET器件的三字线存储单元与和图1所示的BSIMIMG工艺库中经典存储单元相比，延时降低了15.62％，平均总功耗降低了16.19％，功耗延时积降低了29.28％。
[0041] 表5为在BSIMIMG标准工艺下，输入频率为2G Hz时，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元两种电路的读操作噪声容限比较数据。
[0042] 表5
[0043]电路类型 晶体管数目 读噪声容限(mV)
本发明 6 237
经典存储单元 6 120
[0044] 由上述的比较数据可见，在不影响电路性能的前提下，本发明的基于FinFET器件的三字线存储单元和图1所示的BSIMIMG工艺库中经典存储单元相比较，延时得到优化，运行速度得到了提高；电路的功耗和功耗延时积也得到了优化，并且解决了读操作破坏问题，读操作时不会破坏存储点存储的数据值，存储结果稳定，电路功能稳定。
