[0037] 下面结合附图和具体实施例对本发明作进一步说明，显然，所描述的实例仅仅是本发明一部分实例，而不是全部的实例。基于本发明汇总的实例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有实例，都属于本发明保护的范围。
[0038] 需要说明的是，在不冲突的情况下，本发明中的实例及实例中的特征可以相互自由组合。
[0039] 本发明一种存储器器件结构，优选的，可为基于半浮栅技术的双管增益单元结构，该存储器器件结构包括：
[0040] 一SOI晶圆，包括底部衬底和位于底部衬底之上的掩埋层，及包括掩埋层上方的第一半导体层和第二半导体层，且该第一半导体层和第二半导体层共同构成上述SOI晶圆的半导体层，且在所述半导体层中还制备有多个存储器单元，每个存储器单元包括位于半导体层中的相互绝缘隔离的一个存储管和一个选通管，且所述存储管的栅极与所述选通管的源极电性连接，构成一双管增益单元结构；其中，所述存储器单元中设置有存储管区和选通管区，所述存储管包括一个半浮栅结构，从存储管区延伸到选通管区并籍由半浮栅结构电性接触选通管的源极。
[0041] 其中，存储管采取半浮栅结构，可以增强其存储电荷的能力，此外，刷新功耗也会减小。进一步的，半浮栅结构直接连接到选通管的源极，从而降低了RC延迟，提高了存储管的读取速度和带宽。选通管和存储管采取立体结构，一个存储单元的面积能够降低30％，因而存储密度也会增加。从整体来说，本发明中的存储器单元结构总体性能上提升，很有可能取代SRAM成为下一代片上高速存储器。
[0042] 以下将结合附图对本发明的实例做具体阐释。
[0043] 实例1
[0044] 如图3(该图3是以图中所示的虚线为界线划分为图3-A和图3-B，位于上述虚线上方A部分的图形为图3-A，位于上述虚线下方B部分的图形为图3-B，该图3-A表示实施例1中存储器器件结构的剖面图，图3-B为上述图3-A中所示结构的俯视剖面图)所示的本发明一种存储器器件结构，该存储器器件结构包括：一SOI晶圆，包括底部衬底1和位于底部衬底之上的掩埋层2及包括掩埋层2上方的半导体层，其中，第一半导体层3和第二半导体层21共同构成所述SOI晶圆的半导体层；其中，本发明的存储器器件是在绝缘体上硅(SOI)上形成的，采用绝缘体上硅(SOI)可以实现集成电路中元器件的介质隔离，彻底消除了体硅(CMOS)电路中的寄生闩锁效应，此外，还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，可以说绝缘体上硅(SOI)将有可能成为深亚微米的低压、低功耗集成电路的主流技术；在所述半导体层中还制备有多个存储器单元，每个存储器单元包括位于半导体层中的相互绝缘隔离的一个存储管13和一个选通管12，且所述存储管13的栅极10与所述选通管12的源极17电性连接，构成一双管增益单元结构；其中，所述存储器单元中设置有存储管区和选通管区，所述存储管包括一个半浮栅结构10，从存储管区延伸到选通管区并籍由半浮栅结构10电性接触选通管12的源极17。
[0045] 进一步的，存储管13位于存储管区中，选通管12位于选通管区中。存储管区和选通管区以隔离墙9所在的中心线为界，一侧为存储管区，另一侧为选通管区；
[0046] 进一步的，存储管13包括(以下结构仅包括在存储管区内的结构)：在掩埋层2的上方有第一半导体层3。其中，该第一半导体层3中设置有第一掺杂区22、第二掺杂区18和第一沟道区5。第一半导体层3的上方有部分第一栅氧层19(该部分包括：1.第一沟道区5，2.第二掺杂区18，3.部分第一掺杂区22所在的第一半导体层3的上方)。第一栅氧层19的上方按照从下至上顺序还依次设置有半浮栅结构10、第二栅氧层6和栅极层7；
[0047] 进一步的，选通管12包括(以下结构仅包括在选通管区内的结构)：在掩埋层2的上方有第二半导体层21，其中，该第二半导体层中21设置有第三掺杂区17、第四掺杂区16和第二沟道区20。第一栅氧层19还在部分第三掺杂区17所在的第二半导体层21的上方，半浮栅结构10在第一栅氧层19的上方并延伸至部分第三掺杂区17所在的第二半导体层21的上方，第二栅氧层6在半浮栅结构10的上方及一侧的侧壁上，且该第二栅氧层6还在剩余的第三掺杂区17、第二沟道区20、部分第四掺杂区16所在的第二半导体层21的上方。栅极层7在第二栅氧层6的上方，且该栅极层7的上表面的高度在同一水平线上；
[0048] 进一步的，存储器器件结构中还包括一隔离墙9，隔离墙9设置在掩埋层2的上方，以隔离第一半导体层3和第二半导体层21，且第一栅氧层19在隔离墙9的上方。其中，隔离墙9的上表面的高度、第一半导体层3的上表面的高度和第二半导体层21的上表面的高度均在同一水平面上；
[0049] 其中，第二掺杂区18和第三掺杂区17临近所述隔离墙9，第一掺杂区22和所述第四掺杂区16远离所述隔离墙9；
[0050] 优选的，第一掺杂区22、第二掺杂区18、第三掺杂区17和第四掺杂区16中均设置有轻掺杂区和重掺杂区4，其中所述第一掺杂区22和所述第二掺杂区18的重掺杂区4为源/漏极，第三掺杂区17的重掺杂区4为源极，第四掺杂区16的重掺杂区4为漏极；
[0051] 优选的，第一栅氧层19在第三掺杂区17中重掺杂4的第二半导体层21的部分表面上方，且该第一栅氧层19不与第一掺杂区22中的重掺杂区4接触，而半浮栅结构10在位于第三掺杂区17中重掺杂区4的第二半导体层21的剩余表面的上方；所述第二栅氧层19在位于所述第四掺杂区16中重掺杂区4的第二半导体层21部分表面的上方；
[0052] 进一步的，位于第一掺杂区22、第二掺杂区18和第四掺杂区16中的重掺杂区4上还设置有互连线11，且位于栅极层7上方也设置有互连线8。互连线8并未在图3-B中标出，因为该图为特殊剖面俯视图，仅将主要技术特征表述了出来，即仅展示了栅极层7两侧和隔离墙9区域的图示；
[0053] 由图3中半浮栅结构10从存储管13直接连接到选通管12的第三掺杂区17可以进一步的得出，存储管13的栅极10与选通管12的一源极17连接，如图4所示。
[0054] 进一步的，将选通管12的栅极7与存储器器件结构的写字线连接，且选通管12的漏极16与该器件结构的写位线连接；将存储管13的一源/漏极22或18与该器件结构的读字线连接，且存储管13的另一源/漏极18或22与该器件结构的读位线连接，形成如图4的电路连接；其中，选通管12的栅极7为栅极层7，存储管13的栅极10为半浮栅结构10。可实现如下功能：
[0055] 1.写入数据时，将字线W处于负电位，如-300mV，选通管12导通，存储管13的字线R和位线R均接地。如果写入数据0，那么选通管12的位线W接地，如电平为0V；如果写入数据1，那么选通管12的位线W为高电平，如电平为1.1V；
[0056] 2.保持数据时，将选通管12的栅极7即字线W接高电平，如电平为1.1V，其余均接地，此时选通管12不导通，电荷保持在存储管13的半浮栅结构10中；
[0057] 3.读出数据时，将选通管12字线W接高电平，如1.1V，位线W接地，选通管12不导通，此时将存储管13字线R接一电位，如1V，如果存储的数据为1，那么存储管13不导通，存储管13的位线R为低电位；如果存储的数据为0，那么此时存储管13导通，存储管13向位线R充电，位线R的电压为正电压，例如300mV。通过检测位线电压即可读取存储的数据。具体的写入时序如表1所示。
[0058]
[0059] 表1
[0060] 优选的，存储管为PMOS结构或NMOS结构，选通管也为PMOS结构或NMOS结构，可根据实际情况来选择。
[0061] 如实例1中，存储管和选通管采取PMOS结构是因为较小漏电流能够节省更多的功耗。相对于PMOS结构而言，NMOS结构拥有更高的电子迁移率，也就是拥有更快的读写速度，因而尺寸也能更小，但是刷新功耗也随之增大，由此可见，PMOS结构与NMOS结构之间需做权衡。如想节省功耗，则将选通管12和存储管13均采用PMOS结构，如想拥有更快的读写速度，则将选通管12和存储管13均采用NMOS结构，如想节省功耗的同时拥有更快的读写速度则可采用选通管12采用NMOS结构，存储管13采用PMOS结构或者通管结构13采用PMOS结构，存储管13采用NMOS结构。选通管12和存储管13的选用类型如表2所示。
[0062]选通管 存储管
NMOS PMOS
NMOS NMOS
PMOS PMOS
PMOS NMOS
[0063] 表2
[0064] 下面举一具体实例进一步阐述用本发明的存储器器件结构构成的存储器阵列。
[0065] 实例2
[0066] 利用本发明存储器器件结构实现的2Mbit存储器，实现方法如下：
[0067] 将2Mbit分为8个主阵列，每个主阵列大小为256Kbit，并且各自拥有独立的地址即位线和数据通道即字线；每个主阵列又划分为8块，每块大小为32Kbit，每块大小可以由128行*256列阵列实现，参见图5，将256个检测放大器18分别接在字线R127下方的位线W0、位线W1至位线W255的末端，检测放大器与位线W0、位线W1至位线W255一一对应；其中，每一行与每一列的交点处即为一个存储单元。8个如图5所示的128行*256列阵列可组成一个主阵列，8个主阵列即可组成一个2Mbit存储器。
[0068] 综上所述，本发明中的存储器器件结构节省了存储器器件单元面积和金属互连所占的面积，并使得保持时间增加，漏电流减小，RC延迟减少，功耗明显降低，此外，本发明中的存储器器件结构还具备高密度，低功耗，高的读取速度等优势，总体性明显提高。
[0069] 对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
