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基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关器件 0 0

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申请进展

基本信息

申请人信息

代理人信息

摘要

法律状态

权利要求

说明书

专利申请流程有哪些步骤？

申请

申请号：指国家知识产权局受理一件专利申请时给予该专利申请的一个标示号码。唯一性原则。

申请日：提出专利申请之日。

2013-12-26

申请公布

申请公布指发明专利申请经初步审查合格后，自申请日（或优先权日）起18个月期满时的公布或根据申请人的请求提前进行的公布。

申请公布号：专利申请过程中，在尚未取得专利授权之前，国家专利局《专利公报》公开专利时的编号。

申请公布日：申请公开的日期，即在专利公报上予以公开的日期。

2014-04-30

授权

授权指对发明专利申请经实质审查没有发现驳回理由，授予发明专利权；或对实用新型或外观设计专利申请经初步审查没有发现驳回理由，授予实用新型专利权或外观设计专利权。

2016-09-28

预估到期

发明专利权的期限为二十年，实用新型专利权期限为十年，外观设计专利权期限为十五年，均自申请日起计算。专利届满后法律终止保护。

2033-12-26

基本信息

有效性	有效专利	专利类型	发明专利
申请号	CN201310737882.5	申请日	2013-12-26
公开/公告号	CN103700701B	公开/公告日	2016-09-28
授权日	2016-09-28	预估到期日	2033-12-26
申请年	2013年	公开/公告年	2016年
缴费截止日
分类号	H01L29/78 、H01L29/10 、H01L29/08	主分类号	H01L29/78
是否联合申请	独立申请	文献类型号	B
独权数量	1	从权数量	1
权利要求数量	2	非专利引证数量	0
引用专利数量	3	被引证专利数量	0
非专利引证
引用专利	US6268630B1、CN1779989A、CN203644788U	被引证专利
专利权维持	4	专利申请国编码	CN
专利事件		事务标签	公开、实质审查、授权

申请人信息

申请人	杭州电子科技大学	第一申请人	杭州电子科技大学
专利权人	杭州电子科技大学	当前专利权人	杭州电子科技大学
发明人	刘军、洪慧、孙玲玲	第一发明人	刘军
地址	浙江省杭州市江干区下沙高教园区2号大街	邮编
申请人数量	1	发明人数量	3
申请人所在省	浙江省	申请人所在市	浙江省杭州市

代理人信息

代理机构

专利代理机构是经省专利管理局审核，国家知识产权局批准设立，可以接受委托人的委托，在委托权限范围内以委托人的名义办理专利申请或其他专利事务的服务机构。

杭州赛科专利代理事务所

代理人

专利代理师是代理他人进行专利申请和办理其他专利事务，取得一定资格的人。

占国霞

摘要

本发明公开了基于SOI工艺的背栅漏/源半浮前栅P‑MOSFET射频开关零损耗器件，将SOI PMOS器件漏/源区进行改造，将源（或漏）区的结深设置略小于N型顶层硅厚度即N型沟道区，以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，形成对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P‑MOSFET作为开关开态应用下的射频损耗降低，甚至形成零损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低、零损耗射频开关。

摘要附图
说明书附图：图1
说明书附图：图2

法律状态

序号	法律状态公告日	法律状态	法律状态信息
1	2016-09-28	授权
2	2014-04-30	实质审查的生效	IPC(主分类): H01L 29/78 专利申请号: 201310737882.5 申请日: 2013.12.26
3	2014-04-02	公开

权利要求

权利要求书是申请文件最核心的部分，是申请人向国家申请保护他的发明创造及划定保护范围的文件。

1.基于SOI工艺的背栅漏半浮前栅P-MOSFET射频开关器件，其特征在于，包括P型半导体衬底(I)、埋氧化层(2)、N型沟道区(12)和深沟槽隔离区(4-1、4-2)，埋氧化层(2)覆盖在P型半导体衬底(I)上，N型沟道区(12)设置在埋氧化层(2)上，深沟槽隔离区(4-1、4-2)设置在埋氧化层(2)上且环绕N型沟道区(12)、P型源区(3)和P型漏区(11)的四周；在紧靠N型沟道区(12)的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区(3)，结深较深；另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区(II)，该漏区结深小于N型沟道区(12)或者深沟槽隔离区(4-1、4-2)的厚度;所述N型沟道区(12)与深沟槽隔离区(4-1、4-2)的厚度相同；一薄层横向氧化层作为栅氧化层(9)设置在N型沟道区(12)上，覆盖P型源区(3)顶部的局部、N型沟道区(12)的顶部全部、P型漏区(11)顶部的局部;一多晶硅层作为MOS栅(8)设置在栅氧化层(9)之上；在深沟槽隔离区(4-1)顶部全部、P型源区(3)顶部一部分覆盖第一场氧化层(5-1);在P型源区(3)顶部一部分、栅氧化层(9) 一侧面、MOS栅(8)—侧面、MOS栅(8)顶部一部分覆盖第二场氧化层(5-2);在MOS栅(8)顶部一部分、MOS栅(8)—侧面、栅氧化层(9) 一侧面、P型漏区(11)顶部一部分覆盖第三场氧化层(5-3);在P型漏区(11)顶部一部分、深沟槽隔离区(4-2)顶部全部覆盖第四场氧化层(5-4) ;P型源区(3)顶部的其余部分覆盖金属层作为源电极(6)，源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;MOS栅(8)顶部的其余部分覆盖金属层作为栅电极(7)，栅电极(7)覆盖部分第二场氧化层(5-2)的顶部、部分第三场氧化层(5-3)的顶部;P型漏区(11)顶部的其余部分覆盖金属层作为漏电极(10)，漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶部。

2.基于SOI工艺的背栅源半浮前栅P-MOSFET射频开关器件，其特征在于，包括P型半导体衬底(I)、埋氧化层(2)、N型沟道区(12)和深沟槽隔离区(4-1、4-2)，埋氧化层(2)覆盖在P型半导体衬底(I)上，N型沟道区(12)设置在埋氧化层(2)上，深沟槽隔离区(4-1、4-2)设置在埋氧化层(2)上且环绕N型沟道区(12)、P型源区(3)和P型漏区(11)的四周；在紧靠N型沟道区(12)的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区(11)，结深较深；另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区(3)，该源区结深小于N型沟道区(12)或者深沟槽隔离区(4-1、4-2)的厚度;所述N型沟道区(12)与深沟槽隔离区(4-1、4-2)的厚度相同；一薄层横向氧化层作为栅氧化层(9)设置在N型沟道区(12)上，覆盖P型源区(3)顶部的局部、N型沟道区(12)的顶部全部、P型漏区(11)顶部的局部;一多晶硅层作为MOS栅(8)设置在栅氧化层(9)之上；在深沟槽隔离区(4-1)顶部全部、P型源区(3)顶部一部分覆盖第一场氧化层(5-1);在P型源区(3)顶部一部分、栅氧化层(9) 一侧面、MOS栅(8)—侧面、MOS栅(8)顶部一部分覆盖第二场氧化层(5-2);在MOS栅(8)顶部一部分、MOS栅(8)—侧面、栅氧化层(9) 一侧面、N型漏区(11)顶部一部分覆盖第三场氧化层(5-3);在P型漏区(11)顶部一部分、深沟槽隔离区(4-2)顶部全部覆盖第四场氧化层(5-4) ;P型源区(3)顶部的其余部分覆盖金属层作为源电极(6)，源电极(6)覆盖部分第一场氧化层(5-1)的顶部、部分第二场氧化层(5-2)的顶部;MOS栅(8)顶部的其余部分覆盖金属层作为栅电极(7)，栅电极(7)覆盖部分第二场氧化层(5-2)的顶部、部分第三场氧化层(5-3)的顶部;N型漏区(11)顶部的其余部分覆盖金属层作为漏电极(10)，漏电极(10)覆盖部分第三场氧化层(5-3)的顶部、部分第四场氧化层(5-4)的顶 bo Htl

说明书

技术领域

[0001]本发明属于半导体技术领域，涉及一种基于SOI(绝缘层上半导体)工艺的背栅漏/源半浮前栅P_M0SFET(N型金属-氧化物-半导体晶体管)射频开关器件。

背景技术

[0002] SOI PMOS器件由于采用介质隔离，消除了闩锁效应，并且其独特的绝缘埋层结构，在很大程度上减少了器件的寄生效应，大大提高了电路的性能，具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小等优势，被广泛应用于低压低功耗、高速、抗辐照、耐高温等领域。常规SOI PMOS器件的结构为绝缘衬底、埋层、顶层单晶硅层的三明治结构，制作器件时在顶层单晶硅层形成器件的源，漏，沟道区等结构。该SOI PMOS器件正常工作时，源漏导通形成的沟道只在N型沟道区的顶层正表面，且为横向沟道，栅场板覆盖于栅氧化层上，导致通态功耗高，器件工作效率低，作为射频开关运用时损耗大，不利于提高器件和系统的整体性能。

发明内容

[0003]针对上述技术缺陷，本发明提出基于SOI工艺的背栅漏/源半浮前栅P-MOSFET射频开关器件

[0004]为了解决上述技术问题，本发明的技术方案如下:

[0005] 基于SOI工艺的背栅漏半浮前栅P-MOSFET射频开关器件，包括P型半导体衬底1、埋氧化层2、N型沟道区12和深沟槽隔离区(4-1、4-2)，埋氧化层2覆盖在P型半导体衬底I上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3和P型漏区11的四周；

[0006]在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区3，结深较深;另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区11，该漏区结深小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;所述N型沟道区(12)与深沟槽隔离区(4-1、4-2)的厚度相同；一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、P型漏区11顶部的局部；一多晶硅层作为MOS栅8设置在栅氧化层9之上；

[0007] 在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1;在P型源区3顶部一部分、栅氧化层9 一侧面、MOS栅8—侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8—侧面、栅氧化层9 一侧面、P型漏区11顶部一部分覆盖第三场氧化层5-3;在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;P型源区3顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;P型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。

[0008] 2、基于SOI工艺的背栅源半浮前栅P-MOSFET射频开关器件，包括P型半导体衬底1、埋氧化层2、N型沟道区12和深沟槽隔离区(4-1、4-2)，埋氧化层2覆盖在P型半导体衬底I上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3和P型漏区11的四周；

[0009]在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区11，结深较深；另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区3，该源区结深小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;所述N型沟道区(12)与深沟槽隔离区(4-1、4-2)的厚度相同；一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、P型漏区11顶部的局部；一多晶硅层作为MOS栅8设置在栅氧化层9之上；

[0010] 在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1;在P型源区3顶部一部分、栅氧化层9 一侧面、MOS栅8—侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8—侧面、栅氧化层9 一侧面、N型漏区11顶部一部分覆盖第三场氧化层5-3;在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;P型源区3顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;N型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。

[0011]本发明的有益效果在于，将SOI PMOS器件漏/源区进行改造，将源(或漏)区的结深设置略小于N型顶层硅厚度即N型沟道区。以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于P型顶层硅厚度，形成寄生二极管，形成对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，前栅P-MOSFET漏区交流信号会耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低，甚至形成低损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低射频开关。

[0012]这种器件具有不同源漏区结深，以单一器件、形成超低损耗开关应用，相比于采用补偿电路设计方法，具有更低的功耗、更小面积、更低成本，同时兼容于标准SOI工艺，工艺易于实现等特点。

实施方案

[0015]下面将结合附图和具体实施例对本发明做进一步的说明:

[0016]如图1所示，基于SOI工艺的背栅漏半浮前栅P-MOSFET射频开关器件，其特征在于，包括P型半导体衬底1、埋氧化层2、N型沟道区12和深沟槽隔离区(4-1、4-2)，埋氧化层2覆盖在P型半导体衬底I上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3和P型漏区11的四周；

[0017]在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区3，结深较深;另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区11，该漏区结深小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、P型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上；

[0018] 在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1;在P型源区3顶部一部分、栅氧化层9 一侧面、MOS栅8—侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8—侧面、栅氧化层9 一侧面、P型漏区11顶部一部分覆盖第三场氧化层5-3;在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;P型源区3顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;P型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。

[0019] 如图2所示，基于SOI工艺的背栅源半浮前栅P-MOSFET射频开关器件，包括P型半导体衬底1、埋氧化层2、N型沟道区12和深沟槽隔离区(4-1、4-2)，埋氧化层2覆盖在P型半导体衬底I上，N型沟道区12设置在埋氧化层2上，深沟槽隔离区(4-1、4-2)设置在埋氧化层2上且环绕N型沟道区12、P型源区3和P型漏区11的四周；

[0020]在紧靠N型沟道区12的一侧设置一个较重掺杂P型半导体区作为MOS器件的P型漏区11，结深较深；另一侧设置一个较重掺杂P型半导体区作为MOS器件的P型源区3，该源区结深小于N型沟道区12或者深沟槽隔离区(4-1、4-2)的厚度;一薄层横向氧化层作为栅氧化层9设置在N型沟道区12上，覆盖P型源区3顶部的局部、N型沟道区12的顶部全部、P型漏区11顶部的局部;一多晶硅层作为MOS栅8设置在栅氧化层9之上；

[0021] 在深沟槽隔离区4-1顶部全部、P型源区3顶部一部分覆盖第一场氧化层5-1;在P型源区3顶部一部分、栅氧化层9 一侧面、MOS栅8—侧面、MOS栅8顶部一部分覆盖第二场氧化层5-2;在MOS栅8顶部一部分、MOS栅8—侧面、栅氧化层9 一侧面、N型漏区11顶部一部分覆盖第三场氧化层5-3;在P型漏区11顶部一部分、深沟槽隔离区4-2顶部全部覆盖第四场氧化层5-4;P型源区3顶部的其余部分覆盖金属层作为源电极6，源电极6覆盖部分第一场氧化层5-1的顶部、部分第二场氧化层5-2的顶部;MOS栅8顶部的其余部分覆盖金属层作为栅电极7，栅电极7覆盖部分第二场氧化层5-2的顶部、部分第三场氧化层5-3的顶部;N型漏区11顶部的其余部分覆盖金属层作为漏电极10，漏电极10覆盖部分第三场氧化层5-3的顶部、部分第四场氧化层5-4的顶部。

[0022]发明将SOI PMOS器件漏/源区进行改造，将源(或漏)区的结深设置略小于N型顶层硅厚度。以背栅漏半浮为例，源区结深较深，漏区的结深设置略小于N型顶层硅厚度，形成寄生二极管，形成对漏极施加直流信号的隔离，通过体、背栅偏置设置、使得背栅MOSFET沟道进入导通状态，前栅P-MOSFET漏区交流信号会耦合到背栅MOSFET上，由于背栅MOSFET工作于导通状态，该结构对前栅MOSFET开态下的阻抗形成调整、使前栅P-MOSFET作为开关开态应用下的射频损耗降低损耗射频开关；当器件自热效应产生、导致背栅MOSFET形成负阻抗时，或当背栅MOSFET工作于放大状态时，则前栅耦合信号可直接得到放大，并补偿前栅开态下的能量损耗，形成超低损耗射频开关。

[0023]以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明构思的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明保护范围内。

附图说明

[0013]图1为一种基于SOI工艺的背栅漏半浮前栅P-MOSFET射频开关器件；

[0014]图2为一种基于SOI工艺的背栅源半浮前栅P-MOSFET射频开关器件。

1一种半导体生产用温控设备（半导体，半导体温控） 2一种半导体测试治具 3一种半导体激光设备 4一种有机半导体材料 5一种半导体测试治具 6一种半导体激光设备 7一种半导体芯片包装盒 8半导体材料研磨抛光机 9一种半导体材料结晶炉 10半导体材料研磨抛光机