[0045] 下面结合附图对本发明的具体实施方式作进一步的说明：
[0046] 实施例一
[0047] 本发明提出的一种基于GateLast(后栅极)金属栅工艺的二维NAND型闪存工艺，其中高压DMOS(Doublediffusion metal-oxide-semiconductor，双扩散金属氧化物半导体)器件以N型MOS为例，P型MOS管的工艺步骤类似，本发明强调与标准金属栅CMOS工艺的兼容性，在此不予赘述。参照图1a～图11b所示为本发明的制备流程图，其中左侧图a为是沿NAND阵列位线方向的截面图，右侧图b是沿NAND阵列字线方向的截面图，具体实施方式包括以下步骤。
[0048] 步骤S1：提供一衬底1，可选用单晶硅晶圆作为起始衬底1，硅晶圆可以是单层结构或多层结构，例如SOI((Silicon On Insulator，绝缘体上硅)晶片，具体形成SOI晶片的步骤为本领域所工作，在此不予赘述。1-A区域为CMOS电路区域，1-B是NAND闪存阵列区域。在衬底1上通过光刻和刻蚀形成器件有源区和隔离沟槽，并沉积一绝缘材料(例如氧化层)将隔离沟槽进行填充，形成隔离区2，最后经过CMP工艺研磨至衬底1的上表面如图1所示。其中，在1-B所表示的NAND闪存阵列区域可以采用两次或多次曝光(Double/Multiple exposure)、自对准spacer(self-aligned spacer)、重复spacer方法(repeated spacer approach)等方法在同样光刻设备下增加存阵列区域的隔离区2的密度，进而以增加后续的存储单元的图形密度，相关工艺为本领域所公知，在此不予赘述。
[0049] 步骤S2：在制备好有源区图形的衬底1的上表面制备一介电层3，如图2所示。在本发明的实施例中，该介电层3优选为高介电常数材料，例如铪基的介电材料(HfSiON)。需要说明的是，对应本实施例的附图只是画出了整片衬底1上采用相同厚度的高介电常数材料，在具体实施过程中也可根据不同区域对器件特性的要求采用不同厚度的介电材料，也可以是不同厚度的高介电常数材料，也可以是常规介电常数材料如SiO2，或者是两者的组合，在此不予赘述。
[0050] 步骤S3：在CMOS电路区和存储单元阵列区之上形成NAND闪存的浮栅4(floating gate，FG)。具体步骤如下：沉积一层第一栅极材料层覆盖在介电层3的上表面，进行图案化工艺，刻蚀该第一栅极材料层形成浮栅4。
[0051] 图案化的工艺如下：沉积第一栅极材料层后，旋涂一层光刻胶将第一栅极材料层进行覆盖，之后借助一掩膜板进行曝光显影工艺，在光刻胶中形成开口，之后再以形成有开口的光刻胶为刻蚀掩膜对第一栅极材料层进行干法刻蚀，剩余的第一栅极材料层作为浮栅4，最后移除剩余的光刻胶。同时，为了进一步提高光刻效果，可预先涂覆一层抗反射层(BARC)在介电层3的上表面，之后再进行光刻胶的涂覆，利用BARC来减小在进行曝光工艺时，由于光线的折射从而容易对光刻胶造成过度曝光的现象，进而进一步控制曝光显影后在光刻胶中所形成的开口宽度，从而达到控制浮栅的宽度，提高工艺效果。但是本领域技术人员应当理解，涂覆BARC层只是为了进一步提高光刻精度，根据生产需求或成本控制也可以不涂覆BARC层直接进行光刻，对本发明并不影响。
[0052] 进一步的，经过图案化工艺后，位于存储单元阵列区1-B之上的浮栅4位于存储单元阵列区中相邻隔离区2之间的衬底上，具体形成可通过在进行图案化工艺中所选用的掩膜板进行控制，在此不予赘述。此时电路1-A和存储单元阵列区1-B区域均会形成多晶硅浮栅4的图形，此图形的区域就是后面植被晶体管栅极的区域，1-A区域的多晶硅浮栅4会在后续工艺中去掉，下文会有相关描述。
[0053] 上述的第一栅极材料层为采用ALD(Atomic Layer Deposition，原子层沉积)工艺所沉积的多晶硅(poly)，且沉积的厚度不超过10nm。
[0054] 步骤S4：沉积第一绝缘材料层5覆盖在浮栅4的上表面，同时在位于存储单元阵列区1-B之上的浮栅4之间也会形成有第一绝缘材料层，进而在后续过程中在存储单元阵列区1-B之上的浮栅4之间形成空隙，下文会有详细描述。具体步骤为：沉积第一绝缘材料层将图
3所示器件的表面完全覆盖，之后进行图案化工艺移除浮栅4两侧多余的第一绝缘层，同时，需保证位于存储单元阵列区1-B之上的浮栅4之间的第一绝缘材料层不会被移除，即在1-B区域位线与位线之间的空隙中也会填上绝缘材料(图中未标示出)。然后再利用光刻定义需要制备栅极的区域，制备多晶硅牺牲栅极6，如图4所示。
[0055] 该第一绝缘材料层5为SiO2或其它绝缘材料(例如ONO材料)，采用原子层沉积的方法所制备，且沉积该厚度小于10nm。
[0056] 在浮栅4的顶部制备一牺牲栅极6，且位于存储单元阵列区1-B之上的牺牲栅极6为一体化设置，即该牺牲栅极6同时将存储单元阵列区1-B之上的浮栅4之间的区域也进行覆盖。如图4所示。
[0057] 具体形成第一绝缘材料层5和牺牲栅极6的工艺基本相同，均包括一沉积工艺和图案化工艺，该步骤为本领域所公知，在此不予赘述。
[0058] 步骤S5：对NAND闪存操作所需的高压DMOS器件的源漏极进行离子注入，在CMOS电路区1-A的衬底1中形成源级(S)和漏极(D)。
[0059] 具体的，制备一掩膜材料7(例如光刻胶)并于该掩膜材料中形成开口，将不需要注入的区域进行保护，之后利用掩膜材料7之中的开口进行离子注入工艺，在对准开口的衬底上表面形成源级(S)和漏极(D)，如图5所示。此步骤的离子注入可以与标准CMOS器件的共享或单独注入。
[0060] 可选的，本发明所形成的源极靠近位于CMOS电路区1-A之上的浮栅4，进而使DMOS的源极S靠近最终形成的控制栅，进而保证器件有良好的导通特性；同时漏极与位于CMOS电路区之上的浮栅4之间至少设置有一个隔离区2，以提高其漏极的耐压，防止漏极与CMOS电路区1-A的栅极之间的击穿。优选的，掩膜材料7中用以形成源级(S)的开口可将部分牺牲栅极6的一侧进行暴露，进而使得在进行离子注入时，在靠近浮栅4一侧的衬底1上表面形成源级。同时在掩膜材料7中所形成的开口一般是通过光刻工艺来实现的，如果想要精确控制最终形成的源级靠近浮栅4，同时还需要保证源级的宽度在一定范围内，而光刻工艺的成本代价十分昂贵，如果需要精确控制上述的条件，就需要先进的光刻设备，这无疑提高了生产成本。而本发明所形成的开口同时将牺牲栅极6的一侧进行暴露，不仅使得经离子注入所形成的源级靠近后续所形成的金属栅极，同时也更容易控制源级的开口宽度。进一步的，由于牺牲栅极6在后续步骤中会被去除，即使注入的离子会对牺牲栅极6造成影响，但随着后续牺牲栅极6的去除，从而对本身器件器件造成任何影响，从而保证了器件的性能。
[0061] 同时，在步骤S5制备好的DMOS结构基础上，可进一步的对DMOS的漏极区域进行第二次离子注入，加深漏极深度，以提高其漏极对衬底的击穿电压(Breakdown voltage，BV)，其它区域用掩模材料7进行保护，如图6所示。
[0062] 步骤S6：去除步骤S5的掩模材料7，并沉积第二绝缘材料层8，之后进行平坦化工艺，优选采用CMP工艺抛光第二绝缘材料层8至牺牲栅极6的上表面，如图7所示。其中，在沉积第二绝缘材料层8并研磨后，位于存储单元阵列区1-B之上的牺牲栅极6之间的绝缘材料会形成有空隙9，这是由于在步骤S4中沉积的第一绝缘材料5并不是将存储单元阵列区1-B之上的浮栅4之间的沟槽完全填充，只是将浮栅4之间的区域的底部覆盖，因此在沉积第二绝缘材料层8后，由于存储单元阵列区1-B之上的栅极间距较小，会在填充过程中产生空隙9，可以提高字线与字线之间的隔离，如图7b所示。
[0063] 步骤S7：移除牺牲栅极6，具体可采用干法刻蚀工艺来对牺牲栅极6进行去除，进一步的，干法刻蚀所采用的刻蚀气体对多晶硅具有较大的刻蚀比，而对于第一绝缘材料层5则具有较小的刻蚀比，因此在去移除牺牲栅极6的过程中，不会对第一绝缘材料层5造成较大损伤；同时第一绝缘材料层5起到了对浮栅4的保护作用，也不会受到影响。因此该步骤完成后，CMOS电路区1-A和存储单元阵列区1-B的牺牲栅极6都会被去掉，同时由于第一绝缘材料层5的存在，多晶硅浮栅4会被保留下来，如图8所示。
[0064] 步骤S8：移除位于CMOS电路区1-A中的第一绝缘材料层5及浮栅4。具体步骤如下：制备一掩膜材料7将需要保护多晶硅浮栅的区域保护起来，之后采用刻蚀工艺去除暴露于外的第一绝缘材料层5及浮栅4，而位于存储单元阵列区1-B之上的第一绝缘材料层5及浮栅
4则会保留下来，形成图9所示的结构。
[0065] 步骤S9：移除掩膜材料7，沉积第二栅极材料层并抛光至第二绝缘材料层8的上表面形成控制栅(control gate，CG)10。具体的，采用ALD工艺沉积一层金属层将器件的表面进行覆盖并进行平坦化处理后，进而形成金属控制栅10，如图10所示。1-A和1-B区域，无论是CMOS、DMOS还是NAND闪存存储阵列区域的晶体管栅极均采用相同的金属栅工艺。
[0066] 步骤S10：形成金属互联结构。具体步骤如下：在步骤S9制备好的结构基础上，沉积第三绝缘材料层，进行图案化工艺，形成位于CMOS电路区1-A及存储单元阵列区1-B之上的控制栅10及源/漏极的上方的通孔；沉积金属材料将通孔进行填充并进行研磨形成金属互联结构11。可选的，采用钨对通孔进行填充形成金属互联结构11，以作为接触电极。上述步骤全部完成后形成图11所示的结构。
[0067] 此后的工艺步骤为实现晶体管互连的金属层的制备，采用本领域标准CMOS工艺，在此不予赘述。
[0068] 实施例二
[0069] 同时本发明还提供了一种NAND闪存1000，如图12a和12b所示，图12a为沿NAND阵列位线方向的截面图，图12b是沿NAND阵列字线方向的截面图。
[0070] NAND闪存1000包括一衬底100，衬底100的上表面覆盖有一层高介电常数材料层102。位于CMOS电路区1-A和存储单元阵列区1-B的衬底100内均设置有有源区(AA)和隔离区
101；
[0071] 位于CMOS电路区的衬底内形成有源级(S)和漏极(D)，位于CMOS电路区1-A的衬底100之上形成有栅极108。其中，源级靠近栅极108，进而保证器件有良好的导通特性；且漏极与栅极108之间设置有一隔离区101，以提高其漏极的耐压，防止漏极与栅极之间的击穿；同时漏极深度要比源级深度要深，进而有利于提高其漏极的耐压能力，防止漏极与CMOS电路区1-A的栅极108之间的击穿。
[0072] 进一步的，栅极108为金属栅极，且通过gate last工艺所制备。
[0073] 位于存储单元阵列区1-B的衬底100中设置有若干隔离区101，相邻隔离区101之间位于衬底100之上设置有浮栅103和控制栅105，且该控制栅105为一体化设置，进而将两侧浮栅103之间的区域的平面进行覆盖。浮栅103与控制栅105之间还设置有一绝缘材料层104。
[0074] 进一步的，浮栅103为多晶硅栅，控制栅105为金属栅，且该控制栅为通过Gate Last工艺所制备与上述的栅极108同步形成。
[0075] 在CMOS电路区1-A和存储单元阵列区1-B的衬底100之上还覆盖有一绝缘材料106，且位于存储单元区的栅极之间形成有空隙200，进而可以提高字线(WL)与字线之间的隔离。
[0076] 位于绝缘材料106中形成有金属互联结构107，该金属互联结构107位于栅极108、控制栅105以及源漏极的上方，以作为接触电极。
[0077] 综上所述，由于本发明采用了如上技术方案，通过基于Gate Last金属栅工艺的二维NAND型闪存工艺，采用金属栅工艺实现NAND单元的控制栅，而不是传统的多晶硅环绕控制栅，可以实现与高介电常数金属栅先进CMOS工艺的集成；同时与目前主流的Gate Last CMOS工艺兼容，克服了目前NAND闪存工艺无法与先进标准逻辑工艺兼容的问题。同时提出了如何在高介电常数金属栅先进CMOS工艺中实现高压DMOS器件的方法，以实现NAND闪存的擦写操作。
[0078] 以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
