[0014] 以下结合附图实施例对本发明作进一步详细描述。
[0015] 实施例一:如图2所示,一种基于FinFET器件的电流模D触发器,包括第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3、第四P型FinFET管P4、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8,第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3和第四P型FinFET管P4分别为低阈值P型FinFET管,第一N型FinFET管N1、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8分别为低阈值N型FinFET管,第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4和第五N型FinFET管N5分别为高阈值N型FinFET管,第一P型FinFET管P1的源极、第二P型FinFET管P2的源极、第三P型FinFET管P3的源极和第四P型FinFET管P4的源极均接入电源VDD,第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第三P型FinFET管P3的前栅、第三P型FinFET管P3的背栅、第四P型FinFET管P4的前栅和第四P型FinFET管P4的背栅连接且其连接端为电流模D触发器的第一控制端,接入第一电压控制信号Vrfp,第二P型FinFET管P2的漏极、第一N型FinFET管N1的前栅、第一N型FinFET管N1的背栅、第二N型FinFET管N2的漏极、第三N型FinFET管N3的漏极和第四N型FinFET管N4的前栅连接,第一P型FinFET管P1的漏极、第一N型FinFET管N1的漏极和第二N型FinFET管N2的前栅连接,第三P型FinFET管P3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的漏极、第六N型FinFET管N6的前栅和第六N型FinFET管N6的背栅连接且其连接端为电流模D触发器的输出端,用于输出信号Q,第四P型FinFET管P4的漏极、第五N型FinFET管N5的前栅和第六N型FinFET管N6的漏极连接且其连接端为电流模D触发器的反相输出端,用于输出信号Q的反相信号Qb,第一N型FinFET管N1的源极、第二N型FinFET管N2的源极、第三N型FinFET管N3的源极和第七N型FinFET管N7的漏极连接,第四N型FinFET管N4的源极、第五N型FinFET管N5的源极、第六N型FinFET管N6的源极和第八N型FinFET管N8的漏极连接,第七N型FinFET管N7的前栅、第七N型FinFET管N7的背栅、第八N型FinFET管N8的前栅和第八N型FinFET管N8的背栅连接且其连接端为电流模D触发器的第二控制端,接入第二电压控制信号Vrfn,第七N型FinFET管N7的源极和第八N型FinFET管N8的源极均接地,第三N型FinFET管N3的前栅为电流模D触发器的输入端,用于接入输入信号D,第三N型FinFET管N3的背栅和第五N型FinFET管N5的背栅连接且其连接端为电流模D触发器的时钟端,用于接入时钟信号clk,第二N型FinFET管N2的背栅和第四N型FinFET管N4的背栅连接且其连接端为电流模D触发器的反相时钟端,用于接入时钟信号clk的反相信号clkb。
[0016] 本实施例中,第一电压控制信号Vrfp由偏置电路产生,通常为0.3V~0.8V,第二电压控制信号Vrfn通常由常规的电流镜的偏置实现,第二电压控制信号Vrfn为0.6V~1V。
[0017] 本实施例中,第一P型FinFET管P1鳍的个数为1,第二P型FinFET管P2鳍的个数为1,第三P型FinFET管P3鳍的个数为1,第四P型FinFET管P4鳍的个数为1,第一N型FinFET管N1鳍的个数为1,第二N型FinFET管N2鳍的个数为2,第三N型FinFET管N3鳍的个数为2,第四N型FinFET管N4鳍的个数为2,第五N型FinFET管N5鳍的个数为2,第六N型FinFET管N6鳍的个数为1,第七N型FinFET管N7鳍的个数为5,第八N型FinFET管N8鳍的个数为5。
[0018] 实施例二:如图2所示,一种基于FinFET器件的电流模D触发器,包括第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3、第四P型FinFET管P4、第一N型FinFET管N1、第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4、第五N型FinFET管N5、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8,第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3和第四P型FinFET管P4分别为低阈值P型FinFET管,第一N型FinFET管N1、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8分别为低阈值N型FinFET管,第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4和第五N型FinFET管N5分别为高阈值N型FinFET管,第一P型FinFET管P1的源极、第二P型FinFET管P2的源极、第三P型FinFET管P3的源极和第四P型FinFET管P4的源极均接入电源VDD,第一P型FinFET管P1的前栅、第一P型FinFET管P1的背栅、第二P型FinFET管P2的前栅、第二P型FinFET管P2的背栅、第三P型FinFET管P3的前栅、第三P型FinFET管P3的背栅、第四P型FinFET管P4的前栅和第四P型FinFET管P4的背栅连接且其连接端为电流模D触发器的第一控制端,接入第一电压控制信号Vrfp,第二P型FinFET管P2的漏极、第一N型FinFET管N1的前栅、第一N型FinFET管N1的背栅、第二N型FinFET管N2的漏极、第三N型FinFET管N3的漏极和第四N型FinFET管N4的前栅连接,第一P型FinFET管P1的漏极、第一N型FinFET管N1的漏极和第二N型FinFET管N2的前栅连接,第三P型FinFET管P3的漏极、第四N型FinFET管N4的漏极、第五N型FinFET管N5的漏极、第六N型FinFET管N6的前栅和第六N型FinFET管N6的背栅连接且其连接端为电流模D触发器的输出端,用于输出信号Q,第四P型FinFET管P4的漏极、第五N型FinFET管N5的前栅和第六N型FinFET管N6的漏极连接且其连接端为电流模D触发器的反相输出端,用于输出信号Q的反相信号Qb,第一N型FinFET管N1的源极、第二N型FinFET管N2的源极、第三N型FinFET管N3的源极和第七N型FinFET管N7的漏极连接,第四N型FinFET管N4的源极、第五N型FinFET管N5的源极、第六N型FinFET管N6的源极和第八N型FinFET管N8的漏极连接,第七N型FinFET管N7的前栅、第七N型FinFET管N7的背栅、第八N型FinFET管N8的前栅和第八N型FinFET管N8的背栅连接且其连接端为电流模D触发器的第二控制端,接入第二电压控制信号Vrfn,第七N型FinFET管N7的源极和第八N型FinFET管N8的源极均接地,第三N型FinFET管N3的前栅为电流模D触发器的输入端,用于接入输入信号D,第三N型FinFET管N3的背栅和第五N型FinFET管N5的背栅连接且其连接端为电流模D触发器的时钟端,用于接入时钟信号clk,第二N型FinFET管N2的背栅和第四N型FinFET管N4的背栅连接且其连接端为电流模D触发器的反相时钟端,用于接入时钟信号clk的反相信号clkb。
[0019] 本实施例中,第一电压控制信号Vrfp由偏置电路产生,通常为0.3V~0.8V,第二电压控制信号Vrfn通常由常规的电流镜的偏置实现,第二电压控制信号Vrfn为0.6V~1V。
[0020] 本实施例中,第一P型FinFET管P1鳍的个数为1,第二P型FinFET管P2鳍的个数为1,第三P型FinFET管P3鳍的个数为1,第四P型FinFET管P4鳍的个数为1,第一N型FinFET管N1鳍的个数为1,第二N型FinFET管N2鳍的个数为2,第三N型FinFET管N3鳍的个数为2,第四N型FinFET管N4鳍的个数为2,第五N型FinFET管N5鳍的个数为2,第六N型FinFET管N6鳍的个数为1,第七N型FinFET管N7鳍的个数为5,第八N型FinFET管N8鳍的个数为5。
[0021] 本实施例中,第一P型FinFET管P1、第二P型FinFET管P2、第三P型FinFET管P3和第四P型FinFET管P4的阈值电压均为0.17V,第一N型FinFET管N1、第六N型FinFET管N6、第七N型FinFET管N7和第八N型FinFET管N8的阈值电压均为0.33V,第二N型FinFET管N2、第三N型FinFET管N3、第四N型FinFET管N4和第五N型FinFET管N5的阈值电压均为0.70v。
[0022] 本实施例中,第一P型FinFET管P1鳍的个数为1,第二P型FinFET管P2鳍的个数为1,第三P型FinFET管P3鳍的个数为1,第四P型FinFET管P4鳍的个数为1,第一N型FinFET管N1鳍的个数为1,第二N型FinFET管N2鳍的个数为2,第三N型FinFET管N3鳍的个数为2,第四N型FinFET管N4鳍的个数为2,第五N型FinFET管N5鳍的个数为2,第六N型FinFET管N6鳍的个数为1,第七N型FinFET管N7鳍的个数为5,第八N型FinFET管N8鳍的个数为5。
[0023] 为了验证本发明的基于FinFET器件的电流模D触发器的优益性,在BSIMIMG标准工艺下,使用电路仿真工具HSPICE在电路的输入频率为100MHz、200MHz、500MHz、1GHz的条件下,将本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器这两种D触发器的电路进行仿真比较分析,BSIMIMG工艺库对应的电源电压为1V。标准电压(1v)下,本发明的基于FinFET器件的电流模D触发器基于BSIMIMG标准工艺的仿真波形图如图3所示。
[0024] 在BSIMIMG标准工艺,输入频率为100MHz条件下对本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器进行仿真比较,其性能比较表如表1所示。
[0025] 表1
[0026]电路类型 晶体管数目 延时(us) 功耗(μW) 功耗延时积(fJ)
本发明的D触发器 12 0.0415 54.359 2.2559
现有的D触发器 16 0.0506 61.241 3.0988
[0027] 从表1中可以得出:本发明的基于FinFET器件的电流模D触发器与图1所示的现有的基于CMOS器件的电流模D触发器相比,晶体管数目减少了4个,延时减小了17.98%,功耗减小了11.24%,功耗延时积减小了27.20%。
[0028] 在BSIMIMG标准工艺,输入频率为200MHz条件下对本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器进行仿真比较,其性能比较表如表2所示。
[0029] 表2
[0030]电路类型 晶体管数目 延时(us) 功耗(μW) 功耗延时积(fJ)
本发明的D触发器 12 0.0415 54.825 2.2752
现有的D触发器 16 0.0506 61.623 3.1181
[0031] 从表2中可以得出:本发明的基于FinFET器件的电流模D触发器与图1所示的现有的基于CMOS器件的电流模D触发器相比,晶体管数目减少了4个,延时减小了17.98%,功耗减小了11.03%,功耗延时积减小了27.03%。
[0032] 在BSIMIMG标准工艺,输入频率为500MHz条件下对本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器进行仿真比较,其性能比较表如表3所示。
[0033] 表3
[0034]电路类型 晶体管数目 延时(us) 功耗(μW) 功耗延时积(fJ)
本发明的D触发器 12 0.0415 55.030 2.2837
现有的D触发器 16 0.0506 62.148 3.1447
[0035] 从表3中可以得出:本发明的基于FinFET器件的电流模D触发器与图1所示的现有的基于CMOS器件的电流模D触发器相比,晶体管数目减少了4个,延时减小了17.98%,功耗减小了11.45%,功耗延时积减小了27.37%。
[0036] 在BSIMIMG标准工艺,输入频率为1GHz条件下对本发明的基于FinFET器件的电流模D触发器和图1所示的现有的基于CMOS器件的电流模D触发器进行仿真比较,其性能比较表如表4所示。
[0037] 表4
[0038]电路类型 晶体管数目 延时(us) 功耗(μW) 功耗延时积(fJ)
本发明的D触发器 12 0.0415 55.382 2.2983
现有的D触发器 16 0.0506 62.465 3.1607
[0039] 从表4中可以得出:本发明的基于FinFET器件的电流模D触发器与图1所示的现有的基于CMOS器件的电流模D触发器相比,晶体管数目减少了4个,延时减小了17.98%,功耗减小了11.33%,功耗延时积减小了27.29%。