实施方案
[0015] 本发明通过在反型模式的N型负电容晶体管(nNCFET)靠近漏端(drain)的沟道区域内额外注入一定浓度的P型离子,使得靠近漏极与沟道交界处的P型离子掺杂浓度提升,从而起到提高nNCFET靠近漏端内侧内栅电势的目的。本发明具体涉及对于处于较低栅极电压偏置下的nNCFET,由于漏极电压的升高会使得靠近漏极内侧的内栅电势降低,导致输出沟道电流减小,从而提出一种在高漏极电压下补偿nNCFET靠近漏端内侧内部栅电势,提升输出沟道电流的方法。
[0016] 本发明在现有的nNCFET的制作工艺进行过程中,传统的nNCFET主要工艺步骤如下:
[0017] (1)制备未掺杂的硅或者绝缘体上硅(SOI)衬底;
[0018] (2)高介电常数介质HfO2栅氧化层积淀;
[0019] (3)金属栅极TiN材料积淀;
[0020] (4)进行轻掺杂漏(LDD)离子注入;
[0021] (5)晶体管隔离层的形成以及源漏外延生长;
[0022] (6)淀积光刻胶与刻蚀工艺;
[0023] (7)完成1050℃的快速热退火;
[0024] (8)1398℃和时间为1.0ms的激光退火工艺;
[0025] (9)最后进行电极触点镍硅化。
[0026] 本发明增加一道沟道离子的注入步骤。具体实施方法详细过程和次序为:在完成nNCFET的金属栅极TiN材料积淀工艺之后,在靠近漏端的沟道区域再额外注入一定浓度P型离子,目的是提高漏极与沟道交界处的P型离子掺杂浓度,并且保持其余的现有制造工艺技术不变。其特点是这种方法与现有nNCFET工艺技术具有很好的兼容性,整个实现方案和制造步骤并没有明显的增加现有工艺难度与复杂度。
[0027] 具体关于掺杂注入的细节如下:在完成nNCFET的金属栅极TiN材料积淀之后,进行轻掺杂漏(LDD)离子注入工艺之前,在靠近漏端(drain)的沟道区域,该区域长度不超过总栅长Lg的25%,额外注入一定浓度P型离子,注入离子浓度比衬底掺杂浓度高一个量级左右,即设衬底掺杂浓度为Nsub,则该区域的平均掺杂浓度约为10Nsub,且该掺杂面服从高斯分布,由靠近沟道上表面与漏端交接处为最高掺杂浓度为中心,以90度扇形逐步向外降低掺杂浓度,直到最外层掺杂与衬底接近。整个额外掺杂离子的注入深度Hn不超过LDD的结深Hj,即保证Hn≤Hj,额外掺杂区域如图2所示,掺杂完成后再进行LDD离子注入。图中侧墙的工艺步骤是在LDD离子注入工艺之后,目的是在后续的重掺杂漏极离子注入中能够有效地掩蔽轻掺杂的LDD结构。
[0028] 本发明的主要原理:由于漏极电压的升高,会引起内部栅极电荷数量的下降,导致nNCFET铁电层两端的电压下降,使得铁电层以下的内栅电压降低,从而引起靠近漏极处的内栅电势 低于靠近源极处的电势 造成所谓的内部表面电势损失,结果导致沟道输出电流强度减小,影响了nNCFET的性能。本发明通过沟道靠近漏端(drain)的沟道区域额外注入一定浓度P型离子,提高了漏极与沟道交界处的离子掺杂浓度,从而减小了漏极‑沟道耗尽区与栅极的距离,提高了栅极与衬底之间的界面电场,达到补偿nNCFET在漏极电压升高时引起的靠近漏极处内部栅极表面电势损失,进而降低沟道电流的缺陷,提升了nNCFET的性能。
[0029] 本领域的普通技术人员应当认识到,以上实施步骤和方案仅是用来对本发明的说明和解释,而并非作为对本发明的限定,只要是在本发明的范围内,对以上实施步骤和方案的变化、变形都将落在本发明的保护范围内。