[0026] (2)当输入信号AB＝10时，第一NMOS晶体管M1为导通状态，第二NMOS晶体管M2为截止状态，第一阈值型忆阻器Ma转换为低阻态RON，第一阈值型忆阻器Ma和第四阈值型忆阻器Md的并联支路与第二电阻R2构成串联分压电路，因为RON
[0027] (3)当输入信号AB＝01与AB＝10时同理，第一NMOS晶体管M1为截止状态，第二NMOS晶体管M2为导通状态，第二阈值型忆阻器Mb转换为低阻态RON，第二阈值型忆阻器Mb和第四阈值型忆阻器Md的并联支路与第二电阻R2构成串联分压电路，输出信号VOUT为逻辑1；
[0028] (4)当输入信号AB＝11时，第一NMOS晶体管M1和第二NMOS晶体管M2均处于导通状态，第一阈值型忆阻器Ma和第二阈值型忆阻器Mb转换为低阻态RON，第一阈值型忆阻器Ma、第二阈值型忆阻器Mb和第四阈值型忆阻器Md的并联支路与第二电阻R2构成串联分压电路，输出信号VOUT为逻辑1。
[0029] 因此，当使能控制端S1S2S3＝011，输入信号C＝0时，该电路实现了“或”逻辑运算功能。
[0030] 3、当使能控制端S1S2S3＝010，输入信号AB＝00，第一NMOS晶体管M1、第二NMOS晶体管M2、第四NMOS晶体管M4、第六NMOS晶体管M6处于截止状态，第五NMOS晶体管M5为导通状态。
[0031] (1)当输入信号C＝0时，第三NMOS晶体管M3为截止状态，第五NMOS晶体管M5为导通状态，输出信号VOUT为逻辑1；
[0032] (2)当输入信号C＝1时，第三NMOS晶体管M3和第五NMOS晶体管M5处于导通状态，第三阈值型忆阻器Mc和第四阈值型忆阻器Md处于高阻态ROFF，第三阈值型忆阻器Mc与第四阈值型忆阻器Md构成串联分压电路，且第三阈值型忆阻器Mc的高阻值低于第四阈值型忆阻器Md的高阻值，则输出信号VOUT为逻辑0。
[0033] 因此，在使能控制端S1S2S3＝010，输入信号AB＝00时，该电路实现了“非”逻辑运算功能。
[0034] 以上分析均忽略MOS管源漏之间的压降。
[0035] 综上，当VCLK为低电平时，电路输出VOUT为低电平；当VCLK为高电平时，电路输出VOUT保持不变；当VCLK处于上升沿时：当输入信号C＝1，使能控制端S1S2S3＝100时，输入信号A、B构成了“与”逻辑；当输入信号C＝0，使能控制端S1S2S3＝011时，输入信号A、B构成了“或”逻辑；当输入信号AB＝00，使能控制端S1S2S3＝010时，输入信号C构成了“非”逻辑。使能控制端与输入、输出信号之间的逻辑关系如表1所示。通过选择不同的使能端，就能实现不同的逻辑运算功能，进而达到可编程逻辑电路的设计。
[0036] 表1输出信号之间的逻辑关系
[0037]
[0038]
[0039] 如图4所示为该可编程忆阻器逻辑电路的PSPICE仿真结果。
[0040] 定义VCLK是幅值为5V，频率为1MHZ的脉冲信号；定义忆阻器Ma、Mb、Mc的高阻值均为16KΩ，忆阻器Md的高阻值为40KΩ，以上忆阻器阈值电压均约为2.6V，低阻值均为1KΩ；第一电阻值为900Ω，第二电阻值为11KΩ；输入信号A、B、C均是幅值为5V的脉冲信号。如图4可知，
[0041] 在0‑4μs时，电路实现“与”逻辑运算功能；
[0042] 在4μs‑8μs时，电路实现“或”逻辑运算功能；
[0043] 在8μs‑10μs时，电路实现“非”逻辑运算功能。
[0044] 以上逻辑均符合数字逻辑电路判断。
[0045] 从图4仿真结果可以看出，此电路可以在使能端的控制下实现与、或、非三种逻辑运算功能，进而实现可编程电路功能。
[0046] 本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。
