[0007] 针对上述存在的问题，本发明公开一种降低DRAM软错误的方法，以克服现有技术中由于DRAM软错误而产生错误数据并造成设备的临时故障的问题。
[0008] 为了实现上述目的，本申请记载了一种降低DRAM软错误的方法，应用于计算机系统中，其中，包括如下步骤：
[0009] 步骤S1，进行DRAM错误检测以获取所述DRAM中数据的错误位数；
[0010] 步骤S2，判断所述DRAM中数据的错误位数是否达到预警值，若否，则进行错误纠正以使所述DRAM恢复正常状态，若是，则进行步骤S3；
[0011] 步骤S3，增加充电电压和/或提高刷新频率以使得所述DRAM中数据的错误位数小于所述预警值，继续进行步骤S2。
[0012] 上述的降低DRAM软错误的方法，其中，所述预警值小于或等于所述DRAM的最大纠错位数。
[0013] 上述的降低DRAM软错误的方法，其中，所述DRAM的最大纠错位数小于或等于所述DRAM的最高错误检测位数。
[0014] 上述的降低DRAM软错误的方法，其中，当所述DRAM处于正常状态时所述计算机系统对所述DRAM中的数据进行错误预防。
[0015] 上述的降低DRAM软错误的方法，其中，在所述步骤S1中，当所述DRAM处于错误状态时，进行DRAM错误检测并标记错误以获取所述DRAM中数据的错误位数。
[0016] 上述的降低DRAM软错误的方法，其中，在所述步骤S3中，增加充电电压至增加后的充电电压为原充电电压的A倍，提高刷新频率至增加后的刷新频率为原刷新频率的a倍；
[0017] 其中，A和a的值均大于1。
[0018] 上述的降低DRAM软错误的方法，其中，所述步骤S2中，所述DRAM恢复正常状态包括所述充电电压恢复为原充电电压，所述刷新频率恢复为原刷新频率。
[0019] 上述的降低DRAM软错误的方法，其中，所述DRAM为所述计算机系统的内存，且该DRAM包括一由NMOS晶体管和电容构成的存储单元、字线和位线；
[0020] 所述字线与所述NMOS晶体管的栅极连接，所述位线与所述NMOS晶体管的源极连接，且该NMOS晶体管的漏极通过所述电容接地；
[0021] 其中，通过增加所述NMOS晶体管的源级电压和/或提高所述电容的刷新频率，以使得所述DRAM中数据的错误位数小于所述预警值。
[0022] 上述发明具有如下优点或者有益效果：
[0023] 本发明公开的一种降低DRAM软错误的方法，该方法能够主动检测软错误，智能降低软错误的发生率，使得DRAM中的错误位数保持在DRAM的错误纠正能力范围之内，直至没有错误发生，DRAM恢复正常状态，从而提高了内存的可靠性(reliability)、可用性(availability)以及可服务性(serviceability)，该方法可用于为广大客户提供关键任务程序和服务的领域，应用范围广，适用性强。
[0024] 具体附图说明
[0025] 通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
[0026] 图1是本发明背景技术中RAS功能的流程示意图；
[0027] 图2是本发明实施例中DRAM存储单元的结构示意图；
[0028] 图3是本发明实施例中提高DRAM存储单元充电电压的结构示意图；
[0029] 图4本发明实施例中降低DRAM软错误的方法的流程示意图。
