[0019] 以下结合附图对本发明作进一步说明。
[0020] 图1为阅览室人数统计装置实施例框图，包括第一检测单元11、第二检测单元12、第一抗干扰单元13、第二抗干扰单元14和计数信息处理单元15。第一检测单元11输出第一检测脉冲P11至第一抗干扰单元13的输入端，第一抗干扰单元13输出第一计数脉冲P12至计数信息处理单元15；第二检测单元12输出第二检测脉冲P21至第二抗干扰单元14的输入端，第二抗干扰单元14输出第二计数脉冲P22至计数信息处理单元15；计数信息处理单元15对输入的第一计数脉冲P12和第二计数脉冲P22进行处理。
[0021] 图2为第一检测单元采用红外对射探测器的实施例，选择型号为ABE‑50的艾礼安三光束变频红外对射探测器，由发射器101、接收器102和电阻R11组成。接收器102为继电器开关常开输出，其信号输出端OUT1的继电器开关一端接地，另外一端输出第一检测脉冲P11，电阻R11为第一检测脉冲P11信号的上拉电阻。第二检测单元的功能与第一检测单元相同，可以采用相同的红外对射传感器或者红外对射光栅及电路结构。图2中，+VCC为供电电源，GND为公共地。
[0022] 除图2实施例的三光束变频红外对射探测器外，第一检测单元、第二检测单元还可以选择其他单光束、二光束、多光束红外对射传感器或者红外对射光栅，当有人经过，红外光束被遮挡时，产生第一检测脉冲或者是第二检测脉冲。第一检测单元、第二检测单元也还可以选择压力传感开关，当压力传感开关被踩压时，产生第一检测脉冲或者是第二检测脉冲。
[0023] 图1中的第一抗干扰单元13、第二抗干扰单元14为相同的抗干扰单元，第一检测脉冲P11、第二检测脉冲P21为抗干扰单元的输入脉冲，第一计数脉冲P12、第二计数脉冲P22为抗干扰单元的输出脉冲。抗干扰单元能够消除输入脉冲中的窄脉冲干扰信号、前沿抖动干扰信号、后沿抖动干扰信号。
[0024] 如图3所示为抗干扰单元实施例框图。图3中，移位寄存器201包括串行输入端、5位并行输出端、采样时钟脉冲输入端，输入脉冲Pin从移位寄存器201的串行输入端输入，采样时钟脉冲CP1从移位寄存器201的采样时钟脉冲输入端输入，移位寄存器201的5位并行输出端输出5位序列数据X1；抗干扰阈值设定器203输出抗干扰阈值M；ROM存储器202的输入为5位序列数据X1和抗干扰阈值M，输出为第一置位信号SE1和第二置位信号RE1；RS触发器204的输入为第一置位信号SE1和第二置位信号RE1，输出为抗干扰单元的输出脉冲Pout；振荡器205输出采样时钟脉冲CP1。
[0025] 图4为移位寄存器的实施例。图4中，5个D触发器FF1、FF2、FF3、FF4、FF5组成5位串行移位寄存器，FF1的输入端D为移位寄存器的串行输入端，连接至输入脉冲Pin；FF1、FF2、FF3、FF4、FF5的时钟输入端CLK并联后，组成移位寄存器的移位脉冲输入端，即移位寄存器的采样时钟脉冲输入端，并连接至采样时钟脉冲CP1；FF1、FF2、FF3、FF4、FF5的输出端Q分别为x11、x12、x13、x14、x15，图4中，5位序列数据X1由x11、x12、x13、x14、x15组成。5位序列数据X1为移位寄存器在采样时钟脉冲CP1边沿中的上升沿对输入脉冲Pin的最近5次采样值。
[0026] 图4中D触发器可以用其他触发器来代替，例如，采用5个JK触发器来实现5位的移位寄存器的功能。移位寄存器也可以采用单个或者多个专用的多位移位寄存器来实现，例如，采用1片74HC164或者是1片74HC595，可以实现5位移位寄存器的功能。
[0027] 图5为抗干扰阈值设定器和ROM存储器实施例。抗干扰阈值设定器由电阻R91、R90和阈值选择开关K91、K90组成；+VCC为供电电源，GND为公共地。图5中，抗干扰阈值设定器输出的抗干扰阈值M由y11、y10组成；抗干扰阈值M在0、1、2之中取值，即y11、y10的取值只能是0、0，或者是0、1，或者是1，0，通过阈值选择开关K91、K90进行选择设置。抗干扰阈值设定器可以由多位二进制拨码开关，或者是BCD拨码开关，或者是多个普通开关加上拉电阻，或者是控制0、1输出的多个上拉电阻及电路短接点，以及其他能够输出多位二进制设定值的电路组成。
[0028] 图5中，ROM器件FR1组成ROM存储器。ROM存储器的功能是，将抗干扰阈值M和5位序列数据X1作为地址信号输入，第一置位信号SE1和第二置位信号RE1作为数据输出；ROM存储器根据当前输入的抗干扰阈值M，以及5位序列数据X1中“1”的个数，确定输出的第一置位信号SE1和第二置位信号RE1分别是否有效。
[0029] FR1有7位地址输入，即图5中FR1的地址输入端A6‑A0；FR1有2位数据输出端，即图5中FR1的数据输出端D1、D0。设FR1的地址输入端A4、A3、A2、A1、A0分别输入5位序列数据X1的x15、x14、x13、x12、x11，地址输入端A6、A5分别输入抗干扰阈值M的y11、y10，FR1的数据输出端D1、D0分别为第一置位信号SE1和第二置位信号RE1，则FR1中各地址单元的内容见表1。
[0030] 表1中，D1、D0输出的第一置位信号SE1和第二置位信号RE1均为高电平有效。以ROM存储器中存储单元0110000为例，存储单元地址中的抗干扰阈值M部分为地址的高2位，故M的数值是1；存储单元地址中的5位序列数据部分为地址的低5位，其中“1”的个数为1；由于5位序列数据中“1”的个数不满足大于等于5‑M的条件，因此D1＝0；由于满足5位序列数据中“1”的个数小于等于M的条件，因此D0＝1。再以ROM存储器中存储单元0001001为例，存储单元地址中的抗干扰阈值M部分为地址的高2位，故M的数值是0；存储单元地址中的5位序列数据部分为地址的低5位，其中“1”的个数为2；由于5位序列数据中“1”的个数不满足大于等于5‑M的条件，因此D1＝0；由于5位序列数据中“1”的个数不满足小于等于M的条件，因此D0＝
0。
[0031] 当抗干扰阈值M为0时，地址A6、A5输入的y11、y10为0、0，此时，当5位序列数据X1中“1”的个数等于5时，输出SE1为高电平，否则SE1为低电平，表1中，只有地址A6‑A0为0011111时才满足此条件；当5位序列数据X1中“1”的个数等于0时，输出RE1为高电平，否则RE1为低电平，表1中，只有地址A6‑A0为0000000时才满足此条件。
[0032] 当抗干扰阈值M为1时，地址A6、A5输入的y11、y10为0、1，此时，当5位序列数据X1中“1”的个数大于等于4时，输出SE1为高电平，否则SE1为低电平，表1中，地址A6‑A0为0101111、0110111、0111011、0111101、0111110、0111111时满足此条件；当5位序列数据X1中“1”的个数小于等于1时，输出RE1为高电平，否则RE1为低电平，表1中，地址A6‑A0为
0100000、0100001、0100010、0100100、0101000、0110000时才满足此条件。
[0033] 表1 ROM存储器存储单元内容
[0034]
[0035] 当抗干扰阈值M为2时，地址A6、A5输入的y11、y10为1、0，此时，当5位序列数据X1中“1”的个数大于等于3时，输出SE1为高电平，否则SE1为低电平，表1中，地址A6‑A0中共有1000111、1001011等16个地址输入满足此条件；当5位序列数据X1中“1”的个数小于等于2时，输出RE1为高电平，否则RE1为低电平，表1中，地址A6‑A0中共有1000000、1000001等16个输入满足此条件。
[0036] 将表1中各存储单元存储的D1、D0内容反相，即0变1、1变0时，输出的第一置位信号SE1和第二置位信号RE1均为低电平有效。表1中的M只在0、1、2之中取值，共使用了ROM存储器中的96个存储单元。为避免在设置M时误将M设置为3，即把干扰阈值选择单元中的阈值选择开关K91、K90全部断开时，系统出现不可预知的情况，在确定ROM存储器中存储单元内容时，可以将M被误设置为3的情况当成M为0，或者为1，或者为2中的一种进行确定。例如，M被误设置为3时，将其作为M＝2的情况进行处理；以ROM存储器中存储单元1110010为例，存储单元地址中的抗干扰阈值M部分为地址的高2位，故M的数值误设为3，取M＝2；存储单元地址中的5位序列数据部分为地址的低5位，其中“1”的个数为2；由于5位序列数据中“1”的个数不满足大于等于5‑M的条件，因此D1＝0；由于满足5位序列数据中“1”的个数小于等于M的条件，因此D0＝1。当考虑M的误设置情况，ROM存储器的高2位包括00、01、10、11种情况时，共使用了ROM存储器中的128个存储单元，即包括了7位二进制地址输入所对应的所有单元。
[0037] 抗干扰阈值M的各二进制位和5位序列数据的各二进制位与ROM存储器的二进制地址各位之间的对应关系可以采用任意的一一对应关系。例如，可以将M的y11、y10与地址输入端A1、A0分别对应，X1的x15、x14、x13、x12、x11与地址输入端A6、A5、A4、A3、A2分别一一对应；或者是将M的y11、y10与地址输入端A1、A0分别对应，X1的x11、x12、x13、x14、x15与地址输入端A6、A5、A4、A3、A2分别一一对应；或者是将y11、x14、x15、x11、x12、y10、x13与地址输入端A6、A5、A4、A3、A2、A1、A0分别一一对应，等等。
[0038] 图6为RS触发器实施例，由或非门FO1、FO2组成，第一置位信号SE1和第二置位信号RE1均高电平有效。当SE1有效、RE1无效时，将从同相输出端FO2输出的输出脉冲Pout置为1；SE1无效、RE1有效时，将输出脉冲Pout置为0；当SE1和RE1均无效时，输出脉冲Pout的状态不变。RS触发器也可以采用其他形式的RS触发器。
[0039] 图6中，输出脉冲Pout与输入脉冲Pin之间为同相关系。如果输出脉冲Pout从反相输出端，即或非门FO1输出，则功能为，当SE1有效、RE1无效时，将输出脉冲Pout置为0；SE1无效、RE1有效时，将输出脉冲Pout置为1；当SE1和RE1均无效时，输出脉冲Pout的状态不变；此时输出脉冲Pout与输入脉冲Pin之间为反相关系。
[0040] 从表1可以看出，由于抗干扰阈值M为小于等于2的非负整数，第一置位信号SE1和第二置位信号RE1不可能同时有效，因此，RS触发器的输出不会出现逻辑状态不确定的情况。
[0041] 图7为振荡器实施例。图7中，CMOS非门FN1和FN2、电阻R95、电容C95组成多谐振荡器，采样时钟脉冲CP1从FN2的输出端输出，CP1的频率可以通过调整电阻R95、电容C95的值来改变。振荡器还可以采用其他类型的多谐振荡器来实现。
[0042] 图8为抗干扰单元的抗干扰效果示意图。设抗干扰阈值M选择1，当5位序列数据X1中“1”的个数大于等于4时，SE1有效，将输出脉冲Pout置为1；当5位序列数据X1中“1”的个数小于等于1时，RE1有效，将输出脉冲Pout置为0；当5位序列数据X1中“1”的个数大于1且小于4时，SE1和RE1均无效，输出脉冲Pout维持状态不变。图8中给出了12个采样时钟脉冲CP1对输入脉冲Pin的采样结果，以及得到的输出脉冲Pout。设在图8中CP1的采样点1之前采样得到的5个序列数据X1均为0，输出脉冲Pout为0。图8中，输入脉冲Pin在CP1的采样点4之后开始从0变1，从0变1过程中出现了2次边沿抖动，其中的第1个正窄脉冲被采样到，采样点5的值为1；第2个正窄脉冲宽度小于采样周期且处于第5和第6采样点之间，未影响序列数据X1的采样结果，即采样过程自动滤除了该正窄脉冲干扰，采样点6的值为0。图8中，在时钟脉冲CP1的采样点1至采样点12采样得到的5位序列数据X1、5位序列数据X1中“1”的个数X2和输出脉冲Pout见表2。
[0043] 表2采样点1‑12的5位序列数据X1、X1中“1”的个数X2和输出脉冲Pout[0044]
[0045] 观察表2中采样点的情况，在采样点1‑6，X2小于等于1，RE1有效，SE1无效，Pout被置为0；在采样点7‑8，X2大于1且小于4，SE1、RE1均无效，Pout维持为0；在采样点9‑12，X2大于等于4，SE1有效，RE1无效，Pout被置为1。显然，在连续的5个序列数据X1值中，直到图8的采样点9，才满足5位序列数据X1中“1”的个数大于等于4的条件，第一置位信号SE1有效，输出脉冲Pout由0变1。
[0046] 图8给出的是抗干扰单元在输入脉冲Pin为0时的抗正脉冲干扰效果，以及输入脉冲Pin由0变为1的条件与过程。抗干扰单元在输入脉冲Pin为1时的抗负脉冲干扰效果，以及输入脉冲Pin由1变为0的条件与过程，与输入脉冲Pin为0时的抗正脉冲干扰效果，以及输入脉冲Pin由0变为1的条件与过程相同。设在时钟脉冲CP1的采样点31之前CP1对输入脉冲Pin的5个采样值均为1，输出脉冲Pout为1，采样点31至采样点42采样得到的5位序列数据X1、5位序列数据X1中“1”的个数X2和输出脉冲Pout见表3。
[0047] 表3采样点31‑42的5位序列数据X1、X1中“1”的个数X2和输出脉冲Pout[0048]
[0049] 观察表3中采样点的情况，在采样点31‑32，X2大于等于4，SE1有效，RE1无效，Pout被置为1；在采样点33‑38，X1大于1且小于4，SE1、RE1均无效，Pout维持为1；在采样点39‑42，X2小于等于1，RE1有效，SE1无效，Pout被置为0。
[0050] 以输出脉冲Pout与输入脉冲Pin之间为同相关系为例做进一步的说明。当输入脉冲Pin、输出脉冲Pout均为0时，在连续5次采样中，只要单个或者多个正脉冲干扰形成的采样结果未造成5位序列数据X1中“1”的个数大于等于5‑M，则输出脉冲Pout不会变为1；输入脉冲Pin、输出脉冲Pout均为1时，在连续5次采样中，只要单个或者多个负脉冲干扰形成的采样结果未造成5位序列数据X1中“1”的个数小于等于M，则输出脉冲Pout不会变为0。当Pin、Pout都为低电平时，只要在Pin中出现的正脉冲使连续5个Pin采样值中有大于等于5‑M个为1时，能够从Pout输出与该Pin中正脉冲相对应的正脉冲；当Pin、Pout都为高电平时，只要在Pin中出现的负脉冲使连续5个Pin采样值中有小于等于M个为1时，能够从Pout输出与该Pin中负脉冲相对应的负脉冲。当输入脉冲Pin已经由0变为1，或者是由1变为0之后，输出脉冲Pout需要在5位序列数据X1中“1”的个数大于等于5‑M，或者是小于等于M条件满足之后，才将输出脉冲Pout从0变1，或者是将输出脉冲Pout从1变0，有几个采样脉冲周期的延迟。当抗干扰阈值M取值越大时，抗干扰单元将输出脉冲Pout从0变1以及从1变0的条件更加严格，抗正脉冲和抗负脉冲干扰的效果更好，但输出脉冲Pout相对于输入脉冲Pin的延迟时间越大；反之，M取值变小时，抗正脉冲和抗负脉冲干扰的效果变小，但输出脉冲Pout相对于输入脉冲Pin的延迟时间变小。
[0051] 实施例中，输入脉冲Pin来自于继电器开关的控制输出，由于继电器开关形成的脉冲宽度至少有100ms，开关的抖动干扰通常不超过10ms，因此，可以选择采样时钟脉冲的周期为10ms左右。
[0052] 计数信息处理单元15对输入的第一计数脉冲P12和第二计数脉冲P22进行处理，处理内容除阅览室人数统计外，还可以包括显示当前人数、阅览室人数清0和阅览室人数预置中的全部或者部分功能。
[0053] 图9为计数信息处理单元实施例，由2个十进制可逆计数器FC1、FC2，2个7段译码器FL1、FL2，2个7段显示器FD1、FD2，以及清0开关K51，电阻R51，电阻R61‑R67，电阻R71‑R77组成，包括阅览室人数统计、显示当前人数和阅览室人数清0功能。
[0054] FC1、FC2均为4位二进制可逆计数器74HC192，FC1的加进位输出端TCU、减借位输出TCD端分别连接至FC2的加计数输入端CPU、减计数输入端CPD，级联组成2位十进制计数器，FC1为个位，FC2为十位。第一检测单元安装在阅览室的进入通道，第一计数脉冲P12从FC1的加计数输入端CPU输入；第二检测单元安装在阅览室的出口通道，第二计数脉冲P22从FC1的减计数输入端CPD输入。FC1、FC2的置位控制输入端PL输入1；FC1、FC2的清零输入端MR通过电阻R51接地，清0开关K51断开时，FC1、FC2工作在可逆计数状态。清0开关K51闭合，FC1、FC2的输出Q3、Q2、Q1、Q0均为0，实现阅览室人数清0功能。
[0055] 7段译码器FL1、FL2为7段共阴数码管译码驱动器CD4511，FL1、FL2的BCD输入端B、C、D、A分别连接至FC1、FC2的输出Q3、Q2、Q1、Q0，进行显示译码。FL1、FL2的锁存输入端LE均输入0，消隐输入端BI和测试输入端LT均输入1，FL1、FL2工作在直接对输入信号译码输出的状态。FL1、FL2的译码输出端包括a、b、c、d、e、f、g，分别经限流电阻连接至7段显示器FD1、FD2的a、b、c、d、e、f、g输入端，图9中省略了中间几段；限流电阻为R61‑R67和R71‑R77，共14个；FD1、FD2的公共端COM均接地。
[0056] 当阅览室人数有可能超过99人时，可以通过增加计数、译码、显示器件，在图9基础上级联组成3位十进制计数器和相应的译码、显示电路，FC2的加进位输出端TCU、减借位输出TCD端的输出信号分别为百位计数器的加计数输入、减计数输入信号。计数信息处理单元也可以采用其他的计数、译码、显示器件来组成电路，实现功能。
[0057] 为减小体积，提高可靠性，优选将抗干扰单元和计数信息处理单元中的全部，或者是部分功能采用PAL、GAL、CPLD、FPGA，或者是其他可编程逻辑器件、逻辑单元来实现。
[0058] 除说明书所述的技术特征外，均为本领域技术人员所掌握的常规技术。
