基于忆阻器的2-9线三值译码器电路   0    0

本发明公开了一种基于忆阻器的2‑9线三值译码器电路。本发明由两个1‑3线三值译码器和九个三值与门组成，并利用忆阻器的开关特性和记忆特性实现译码。1‑3三值译码器包括一个正极性三值反相器PTI、两个负极性三值反相器NTI和一个三值或非门TNOR，实现的功能是输入一个一位的三值电平信号，通过一个1‑3三值译码器得到的三个与输入信号一一对应的高、低电平信号。三值与门由两个忆阻器构成，实现的功能是求两输入的最小值。本发明结构清晰简单、易于实现，可用于多值数字逻辑运算等诸多领域中的应用研究，具有重要意义。

1.基于忆阻器的2‑9线三值译码器电路，由两个1‑3线三值译码器和九个三值与门组成，并利用忆阻器的开关特性和记忆特性实现译码，其特征在于：
第一个1‑3线三值译码器结构为：高位输入端A1与第一NMOS管N1的栅极和第二NMOS管N2的栅极相连接；第一NMOS管N1的漏极与第一忆阻M1的正极、第三NMOS管N3的栅极相连接；
第一忆阻M1的负极与电源VCC相连接，第一NMOS管N1的源极接地；第二NMOS管N2的漏极与第二忆阻M2的正极、第四忆阻M4 的正极相连接；第二忆阻M2的负极与电源VCC相连接，第二NMOS管N2的源极接地；第三NMOS管N3的漏极与第三忆阻M3的正极、第五忆阻M5的正极相连接；第三忆阻M3的负极与电源VCC相连接，第三NMOS管N3的源极接地；第四忆阻M4的负极、第五忆阻M5的负极、第四NMOS管N4的栅极、第五NMOS管N5的栅极相连接；第七忆阻M7的负极与电源VCC相连接，第七忆阻M7的正极与第四NMOS管N4的漏极相连接；第四NMOS管N4的源极与第六忆阻M6的负极、第五NMOS管N5的漏极相连接；第六忆阻M6的正极和第五NMOS管N5的源极与接地端相连接；
第二个1‑3线三值译码器结构为：低位输入端A0与第六NMOS管N6的栅极和第七NMOS管N7的栅极相连接；第六NMOS管N6的漏极与第八忆阻M8的正极、第八NMOS管N8的栅极相连接；
第八忆阻M8的负极与电源VCC相连接，第六NMOS管N6的源极接地；第七NMOS管N7的漏极与第九忆阻M9的正极、第十一忆阻M11 的正极相连接；第九忆阻M9的负极与电源VCC相连接，第七NMOS管N7的源极接地；第八NMOS管N8的漏极与第十忆阻M10的正极、第十二忆阻M12的正极相连接；第十忆阻M10的负极与电源VCC相连接，第八NMOS管N8的源极接地；第十一忆阻M11的负极、第十二忆阻M12的负极、第九NMOS管N9的栅极、第十NMOS管N10的栅极相连接；第十四忆阻M14的负极与电源VCC相连接，第十四忆阻M14的正极与第九NMOS管N9的漏极相连接；第九NMOS管N9的源极与第十三忆阻M13的负极、第十NMOS管N10的漏极相连接；第十三忆阻M13的正极和第十NMOS管N10的源极与接地端相连接；
其中，通过两个1‑3三值译码器，分别可得到三个输出，即对于高位输入A1对应着输出A1_2、A1_1和A1_0, 低位输入A0对应着输出A0_2、A0_1和A0_0；
A1_2对应于第四忆阻M4正极的电压，A1_1对应于第七忆阻M7正极的电压，A1_0对应于第五忆阻M5正极的电压；
A0_2对应于第十一忆阻M11正极的电压，A0_1对应于第十四忆阻M14正极的电压，A0_0对应于第十二忆阻M12正极的电压；
第一个三值与门结构为：第十五忆阻M15的负极与第四忆阻M4的正极相连接，第十六忆阻M16的负极与第十一忆阻M11的正极相连接；第十五忆阻M15的正极与第十六忆阻M16的正极相连接，得到输出Y8；
第二个三值与门结构为：第十七忆阻M17的负极与第四忆阻M4的正极相连接，第十八忆阻M18的负极与第十四忆阻M14的正极相连接；第十七忆阻M17的正极与第十八忆阻M18的正极相连接，得到输出Y7；
第三个三值与门结构为：第十九忆阻M19的负极与第四忆阻M4的正极相连接，第二十忆阻M20的负极与第十二忆阻M12的正极相连接；第十九忆阻M19的正极与第二十忆阻M20的正极相连接，得到输出Y6；
第四个三值与门结构为：第二十一忆阻M21的负极与第七忆阻M7的正极相连接，第二十二忆阻M22的负极与第十一忆阻M11的正极相连接；第二十一忆阻M21的正极与第二十二忆阻M22的正极相连接，得到输出Y5；
第五个三值与门结构为：第二十三忆阻M23的负极与第四忆阻M4的正极相连接，第二十四忆阻M24的负极与第十四忆阻M14的正极相连接；第二十三忆阻M23的正极与第二十四忆阻M24的正极相连接，得到输出Y4；
第六个三值与门结构为：第二十五忆阻M25的负极与第四忆阻M4的正极相连接，第二十六忆阻M26的负极与第十二忆阻M12的正极相连接；第二十五忆阻M25的正极与第二十六忆阻M26的正极相连接，得到输出Y3；
第七个三值与门结构为：第二十七忆阻M27的负极与第七忆阻M7的正极相连接，第二十八忆阻M28的负极与第十一忆阻M11的正极相连接；第二十七忆阻M27的正极与第二十八忆阻M28的正极相连接，得到输出Y2；
第八个三值与门结构为：第二十九忆阻M29的负极与第四忆阻M4的正极相连接，第三十忆阻M30的负极与第十四忆阻M14的正极相连接；第二十九忆阻M29的正极与第三十忆阻M30的正极相连接，得到输出Y1；
第九个三值与门结构为：第三十一忆阻M31的负极与第四忆阻M4的正极相连接，第三十二忆阻M32的负极与第十二忆阻M12的正极相连接；第三十一忆阻M31的正极与第三十二忆阻M32的正极相连接，得到输出Y0。